机译:功率约束下用于多时钟域IP内核封装设计的有效域分区
Computer Design and Test Lab, Nara Institute of Science and Technology, Ikoma-shi, 630-0101 Japan;
multi-clock domain; wrapper design; SoC; embedded core test; test scheduling;
机译:功率约束下具有多个时钟域的嵌入式内核的测试封装设计和优化
机译:具有分区时钟域的功耗受限的IP内核封装设计
机译:具有分区时钟域的功耗受限的IP内核封装设计
机译:在功耗限制下在IP内核包装设计中使用域分区
机译:设计,合成和表征包含可降解,结晶或玻璃状核域的壳交联纳米颗粒(SCK)。
机译:具有调节相互作用的串联域是强大的生物学设计原则
机译:在功耗限制下在IP内核包装设计中使用域分区