SEMATECH, 3D Interconnect, Albany, NY;
copper; elemental semiconductors; integrated circuit technology; integrated logic circuits; silicon; sputter etching; 3D logic integration; Cu; Cu seed stack; Cu through-silicon-vias; Si; TEOS oxide; TSV etch process; barrier layer; global sidewall tapering; local bowing effects; local sidewall roughness; magnetically-enhanced capacitively-coupled plasma etching; mask undercutting; silicon etch rate; size 100 nm; size 300 mm; wafer-scale fabrication;
机译:基于SF_6的磁增强感应耦合等离子体中的6H-SiC高速蚀刻
机译:通过多步等离子刻蚀和角落光刻技术对高深宽比结构进行晶圆级3D成型
机译:电容耦合等离子体中Si_3N_4层的脉冲偏置刻蚀,用于多级电阻结构的纳米尺度图案化。
机译:磁性增强的电容耦合等离子体蚀刻用于300mm晶片刻度制造Cu通过硅 - 通孔的3D逻辑集成
机译:砷化镓背面通过芯片通孔集成,使用电感耦合等离子体蚀刻。
机译:用于3D电感器的高长宽比硅-Vias电镀的制备和优化
机译:MultiSep等离子蚀刻和角光刻高纵横比结构的晶圆级3D整形