Simulationsbeschleunigung durch Kopplung eines VHDL-Simulators mit einem FPGA-Board

摘要

Die gestiegene Komplexität sowohl digitaler Schaltungsentwürfe als auch der Umfang der zugehörigen Testvektoren erfordern neue Wege zur Beherrschung der dramatisch angestiegenen Rechenzeiten. Gerade im ASIC-Entwurf ist die Tendenz zu erkennen, zur Senkung der Verifikationszeiten und zur Verringerung des Fertigungsrisikos zunächst Layout-Daten für programmierbare Logik zu generieren, um durch Emulation das Entwurfsergebnis mit vertretbarem Zeitaufwand testen zu können. Obwohl die FPGA-Synthese eigentlich keine grundsätzlichen Probleme bereitet, gestaltet sich die Verifikation und Inbetriebnahme mitunter langwieriger als geplant. Es wird daher eine Modellierungs- und Simulationsmethodik vorgeschlagen, die entwurfsbegleitend FPGA zunächst als VHDL-Modell auf Systemebene betrachtet und letztlich die reale FPGA-Implementation in die Systemsimulation einbezieht. Praktische Erfahrungen wurden beim Entwurf eines Bildverarbeitungssystems unter Verwendung eines FPGA-Boards mit vier FPGA Xilinx XC4025 gesammelt.