Dept. of Comput. Sci., Texas Univ., Austin, TX;
机译:使用精确电屏蔽模型的组合逻辑软错误率分析
机译:清晰:基于纳米级组合逻辑缓解DECS的跨层软错误率降低方法
机译:存在单个事件多个瞬态的组合逻辑的软错误率估计
机译:建模技术趋势对组合逻辑软误差率的影响
机译:CMOS组合逻辑中的单事件软错误
机译:具有实际门延迟模型的CMOS组合逻辑电路的准确动态功率估算
机译:模拟技术趋势对组合逻辑软错误率的影响模型
机译:航天器屏蔽对130nm以下技术直接电离软错误率的影响