Dept. of Comput. Sci., California Inst. of Technol., Pasadena, CA;
asynchronous circuits; timing circuits; SI circuit operation; adversary path timing assumption; asynchronous computation; fork; gate sequence; speed-independent circuits; DI; PRS; QDI; SI; adversary path; asynchronous logic; delay-insensitive; isochronic fork; production rule sets; quasi-delay insensitive; speed-independent;
机译:一种检测速度独立电路泄漏造成的种族和死锁条件的软件工具
机译:异步速度无关电路的换能方法逻辑优化
机译:与速度无关的电路的STG级分解和重新合成
机译:速度独立电路的必要和足够的定时假设
机译:数字电路定时识别输入矢量分析的误差估计与误差
机译:复制定时网络揭示了转录调控电路与复制定时控制之间的联系
机译:与速度无关的电路的必要和充分的时序假设
机译:基于偏序的速度独立电路综合方法