Sidi Mohammed Ben Abdellah University, Faculty of Sciences and Technology, Signals Systems and Components Laboratory, B.P, 2202, Fez, V.N 30000 Morocco;
FPGA; LDPC; MSA; VHDL; hardware; implementation;
机译:最小和LDPC解码器识别最小值的近似算法及其硬件实现
机译:具有改进的简化最小和算法的高效全并行Ldpc解码器设计
机译:高效实现LDPC解码器的阈值修改的最小和算法
机译:基于MIN-SUM算法的LDPC解码器设计,仿真和硬件实现的高效高水平方法
机译:高效低密度奇偶校验(LDPC)解码器硬件的算法和体系结构。
机译:分层最小和迭代构建的一个区域高效和高吞吐量的后验概率LDPC解码器
机译:基于Protograph LDPC的联合信源和信道编码的硬件实现和解码设计