一种支持多核处理器扫描链低速与实速测试的时钟控制电路

摘要

随着处理器设计工作频率提高,设计规模的增大,以及采用高性能的纳米工艺,因制造产生的故障概率增大.扫描链技术提供了一种检测生产故障的有效机制.针对多核处理器扫描链设计,本文提出了一种基于片上锁相环的时钟控制电路.该电路利用扫描链配置锁相环,使其产生实速测试所需的高频时钟;利用计数器和旁路逻辑实现扫描测试所需的高频和低频时钟的有效切换;复用功能时钟树简化扫描链时钟设计.通过与片上时钟控制电路(OCC)的比较以及全芯片的电路仿真表明,本文所提出的时钟控制电路,能够有效支持多核处理器扫描链的低速和实速测试.