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一种改进的CCS-CSS加法器电路

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本文介绍了一种改进的加法器CCS进位链电路,并与没有进行改进的传统的CCS进位链电路进行比较.对这两种电路结构在同样的条件下用SPICE模拟,实验结果证明:4-bit加法器单元的进位传输延迟时间缩短了34.39﹪,并且第4位全加和的传输延迟时间也缩短了33.95﹪.

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来源
《第十四届全国半导体集成电路、硅材料学术年会》|2005年|172-175|共4页
会议地点北京
作者
吴珂; 甘学温; 赵宝瑛;
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作者单位

中国电子学会;

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会议组织
正文语种
原文格式 PDF
中图分类运算器;设计、分析、计算;
关键词
加法运算; 电路结构; 进位链;

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