逻辑锁定和时序约束在高速数据采集电路中的应用

摘要

基于Altera FPGA的LogicLock(逻辑锁定)设计方法提高了复杂系统设计时的效率，在设计整合时，能更好的继承各个模块的实现结果；AssignmentEditor(约束编辑器)提供了指导QuartusⅡ对设计进行时序收敛的一种手段。本文介绍了如何利用这两种设计方法对数字存储示波器中高速数据存储电路性能进行优化。