非规则、准循环LDPC译码器设计技术研究

摘要

近年来,LDPC编码以其优越的性能越来越广泛应用于测控和通信领域.相应于卓越的高增益性能,LDPC译码器的设计也具有较高的复杂度,尤其是非规则的LDPC码,由于其行(列)重分布的不规律性,导致译码器的流程控制部分设计难度很大.通过对校验矩阵结构特点的分析和规则化LDPC译码器设计思想的借鉴,本文提出了一种伪规则化的设计思想,通过一种基于ROM存储基值的、采取行(列)重异常地址判断处理的设计方法,通过事先对于译码迭代中使用的存储阵列基地址进行异常化处理,增加了非规则化处理阵列.当更新迭代过程中出现校验或变量节点信息更新行(列)重不足时,能够通过非规则化处理阵列保证校验节点更新单元和变量节点更新单元正常工作,有效地降低了由于译码矩阵的非规则特性造成的译码控制难度,此设计思想具有一定通用性,可统一应用于规则化和非规则的准循环LDPC译码器的设计.仿真和实测结果表明,所设计的非规则LDPC译码器功能正确,占有硬件资源很小,复杂度较也在较小.