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SOC INCLUDING DRAM ANALOG DEVICE FOR IMPROVING DRAM CAPACITANCE AND FABRICATING METHOD THEREOF FOR INCREASING CAPACITANCE OF CAPACITOR USED AS UNIT CELL OF DRAM

机译:包括用于提高DRAM容量的DRAM模拟装置的SOC及其用于增加用作DRAM的单元单元的电容器的容量的制造方法

摘要

PURPOSE: An SOC(System On Chip) including a DRAM analog device for improving a DRAM capacitance and a fabricating method thereof are provided to increase a capacitance of a capacitor per unit surface area by maximizing each surface area of a top electrode and a bottom electrode. CONSTITUTION: A lower structure(102) includes a DRAM and an analog component formed on a semiconductor substrate. A first interlayer dielectric(104) is formed on the lower structure. A first conductive layer(106) is formed on the first interlayer dielectric. A first insulating layer is formed on the first conductive layer. A second conductive layer pattern is formed on the first insulating layer. A third conductive layer(114) is formed to fill the second conductive layer pattern. A second interlayer dielectric(120) is formed to control a step of the semiconductor substrate. A top electrode metal pattern(126) is formed on the second interlayer dielectric. A bottom electrode metal pattern(124) is formed on the second interlayer dielectric.
机译:目的:提供一种包括用于提高DRAM电容的DRAM模拟器件的SOC(片上系统)及其制造方法,以通过最大化顶部电极和底部电极的每个表面积来增加每单位表面积的电容器的电容。 。构成:下部结构(102)包括DRAM和形成在半导体衬底上的模拟部件。在下部结构上形成第一层间电介质(104)。在第一层间电介质上形成第一导电层(106)。在第一导电层上形成第一绝缘层。在第一绝缘层上形成第二导电层图案。形成第三导电层(114)以填充第二导电层图案。形成第二层间电介质(120)以控制半导体衬底的台阶。顶部电极金属图案(126)形成在第二层间电介质上。在第二层间电介质上形成底部电极金属图案(124)。

著录项

  • 公开/公告号KR20050024684A

    专利类型

  • 公开/公告日2005-03-11

    原文格式PDF

  • 申请/专利权人 SAMSUNG ELECTRONICS CO. LTD.;

    申请/专利号KR20030060766

  • 发明设计人 CHANG DONG RYUL;

    申请日2003-09-01

  • 分类号H01L27/10;

  • 国家 KR

  • 入库时间 2022-08-21 22:05:43

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