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Integrated circuit modeling, design, and fabrication based on degradation mechanisms

机译:基于降级机制的集成电路建模,设计和制造

摘要

An integrated circuit (IC) includes at least a first complementary MOS (CMOS) circuit, the first CMOS circuit comprising one or more first n-channel MOS (NMOS) transistors and one or more first p-channel MOS (PMOS) transistors, where the first NMOS transistors and the first PMOS transistors are arranged in the first CMOS circuit to drive at least a first common node of the first CMOS circuit. An average of the effective gate channel lengths of the first NMOS transistors (first NMOS average length) is at least 2% greater than an average of the effective gate channel lengths of the first PMOS transistors (first PMOS average length).
机译:集成电路(IC)至少包括第一互补MOS(CMOS)电路,该第一CMOS电路包括一个或多个第一n沟道MOS(NMOS)晶体管和一个或多个第一p沟道MOS(PMOS)晶体管,其中第一NMOS晶体管和第一PMOS晶体管布置在第一CMOS电路中,以驱动第一CMOS电路的至少第一公共节点。第一NMOS晶体管的有效栅极沟道长度的平均值(第一NMOS平均长度)比第一PMOS晶体管的有效栅极沟道长度的平均值(第一PMOS平均长度)大至少2%。

著录项

  • 公开/公告号US7750400B2

    专利类型

  • 公开/公告日2010-07-06

    原文格式PDF

  • 申请/专利权人 AJIT SHANWARE;SRIKANTH KRISHNAN;

    申请/专利号US20080192850

  • 发明设计人 AJIT SHANWARE;SRIKANTH KRISHNAN;

    申请日2008-08-15

  • 分类号H01L21/00;

  • 国家 US

  • 入库时间 2022-08-21 18:48:21

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