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Signal restoration circuit, the latency adjustment circuit, the memory controller, processor, computer, signal restoration method and latency adjustment method

机译:信号恢复电路,等待时间调整电路,存储器控制器,处理器,计算机,信号恢复方法和等待时间调整方法

摘要

The storage unit (4) includes a storage control unit (6). The storage unit (4) is memorized by arranging the input signal to the input order, a unit capable readout of the input signal to the arrangement order is. The storage control unit (6), the delay information of the input signal, and controls the delay time from input to output of the input signal in the storage unit (4). And, in this control, when the delay amount of the input signal is large, it reduces the delay time, when the delay amount of the input signal is small, and increases the delay time.
机译:存储单元(4)包括存储控制单元(6)。通过将输入信号排列为输入顺序来存储存储单元(4),能够读取输入信号为排列顺序的单元为存储单元(4)。存储控制单元(6),输入信号的延迟信息,并控制在存储单元(4)中从输入信号的输入到输出的延迟时间。并且,在该控制中,当输入信号的延迟量大时,减小输入时间的延迟时间,当输入信号的延迟量小时,增大延迟时间。

著录项

  • 公开/公告号JPWO2011077574A1

    专利类型

  • 公开/公告日2013-05-02

    原文格式PDF

  • 申请/专利权人 富士通株式会社;

    申请/专利号JP20110547183

  • 发明设计人 徳廣 宣幸;高橋 徳幸;相曾 真也;

    申请日2009-12-25

  • 分类号G06F12;

  • 国家 JP

  • 入库时间 2022-08-21 16:53:29

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