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FFT which inputs the FFT operation device and

机译:输入FFT运算设备的FFT和

摘要

Suppresses FFT calculation device to an increase in delay time and overhead of the circuit area for the calculation processing of the received power, provide a method. By using the multipliers in the butterfly operation unit used in the FFT calculation process, in the final stage of the FFT calculation process, by the time the multiplication of the butterfly computation is not performed, to calculate the received signal power, at the same time as the FFT operation I do the calculation of the received power. (Figure 3)
机译:提供一种方法,抑制FFT计算装置增加延迟时间和电路面积的开销,以进行接收功率的计算处理。通过在FFT计算处理中使用的蝶形运算单元中使用乘法器,在FFT计算处理的最后阶段,在不进行蝶形计算的乘法时,同时计算接收信号功率。作为FFT运算,我进行接收功率的计算。 (图3)

著录项

  • 公开/公告号JP5472123B2

    专利类型

  • 公开/公告日2014-04-16

    原文格式PDF

  • 申请/专利权人 日本電気株式会社;

    申请/专利号JP20100549488

  • 发明设计人 井倉 裕之;

    申请日2010-02-03

  • 分类号H04J11/00;

  • 国家 JP

  • 入库时间 2022-08-21 16:13:43

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