一种基于ZYNQ的通用卷积神经网络加速结构及设计方法

摘要

本发明提供了一种可以用来加速卷积神经网络中多通道卷积运算的方法，其特点是该加速器可以加速任何结构的神经网络，可编程、可在线配置，支持的特征图大小、特征图通道数、卷积核大小、卷积核通道数、卷积步幅灵活可变，控制逻辑简单，卷积运算并行度高，该加速器可以应用到任何ZYNQ架构的平台上，用户可以根据自己芯片中dsp的资源对加速电路裁剪；最小可以支持128个dsp(Digital Signal Processing)资源。本发明所述一种基于ZYNQ的通用卷积神经网络加速结构，包括：ARM处理器、总线互联、DDR4控制器、内存条、寄存器、卷积运算通路、辅助运算通路、池化运算通路、访存模块。