指针同步装置及方法、异步FIFO电路、处理器系统

摘要

本申请提供一种指针同步装置及方法、异步FIFO电路、处理器系统，包括存储器、写索引逻辑模块和读索引逻辑模块，写索引逻辑模块的时钟周期为快时钟周期，读索引逻辑模块的时钟周期为慢时钟周期；写索引逻辑模块根据快时钟周期和慢时钟周期确定写入时刻，并在写入时刻向存储器写入第一指针；读索引逻辑模块根据慢时钟周期，从存储器中读取第一指针；其中，写入时刻满足：使得同一第一指针从被写入存储器到被从存储器读出的时间差为第一目标延迟时间。写入时刻的确定令同一第一指针从被写入到被读出的时间差为第一目标延迟时间，短于现有技术中的延迟时间，从而可以满足高性能处理器对数据传输的低延迟的需求。