基于yosys实现求和运算的FPGA逻辑综合方法及装置

摘要

本发明提供了一种基于yosys实现求和运算的FPGA逻辑综合方法及装置，使用yosys将求和运算的用户电路描述文件解析生成语法树；根据语法树中的节点类型提取出描述求和模块的RTL级数据对象，形成RTL级数据对象集合；将RTL级数据对象集合转化为逻辑门级对象集合，建立逻辑门级对象之间的进位链信号连接；打印提取逻辑网表文件。通过将RTL级Cell对象的多位宽操作数进行拆分，建立多个单位宽的逻辑门级Cell对象集合，在新建逻辑门级Cell对象的同时新建表示求和运算产生的Wire类型的进位信号，由于逻辑门级对象中增加了进位信号，并且将进位信号作为操作数，减少了求和运算中的逻辑单元块的使用数量。