一种高带宽下提高DDR RAM接口带宽的FPGA实现方法

摘要

本发明公开了一种高带宽下提高DDR RAM接口带宽的FPGA实现方法，包括以下步骤：1）计算并行级联的DDR RAM数量；2）采用FPGA设计mController，包括：2.1）生成刷新ZQ模块，用于多个DDR RAM周期刷新和ZQ同步；2.2）生成写命令模块，生成DDR RAM写命令，用于对并行级联的DDR RAM写地址统一管理；2.3）生成读命令模块，生成DDR RAM读命令，用于对并行级联DDR RAM的读地址统一管理；2.4）读同步判断模块，用来同步对齐DDR RAM返回的数据组合成新数据输出。采用mController将拆分后的数据写入并行级联的外部存储器，控制数据的同步写入和同步读出，并将数据整合成新的数据输出，提高了高带宽下DDR RAM的接口带宽，大于单个DDR RAM位宽的输入数据也能够被DDR RAM缓存，建立了高速的数据传输通道。