一种极化码解码器中f、g运算单元的硬件架构

摘要

本发明公开了一种高速、低功耗、省面积的极化码解码器中f、g运算单元的硬件架构。该架构有一个g运算的加/减控制信号，指示电路执行g运算中的加法或减法运算；另有一个f/g运算控制信号，指示电路输出f或g运算的结果。该架构包含加法器，减法器，比较器，求补单元，并行化地计算出两数之和、差、差的相反数，并根据两数的符号位、相对大小以及f/g控制信号、g运算的加/减控制信号的不同组合情况，从多个候选数据中选出一个作为最终结果。该架构输入输出均为二进制原码形式，避免了多次不同二进制数表示方法之间的转换，大大缩短了f/g运算单元硬件架构的关键路径，减小了功耗和面积开销，使本发明在下一代移动通信中具有广泛的运用前景。