一种ADC内比较器延时校正电路、方法及ADC

摘要

本申请提供的ADC内比较器延时校正电路，在数据寄存器内设置与锁存器相连的逻辑电路，逻辑电路在当前ADC时钟周期初始的预设时长内，控制锁存器输出预设电平信号；在预设时长之后，锁存器的输出取决于比较器输出。这样，在每个ADC时钟周期的初始阶段都能使相应位的锁存器强制输出与输入信号相同的电平信号，即，保证相应位的锁存器输出为假设的预设电平信号而不受上一时钟周期的比较器输出延时的影响，也即，ADC的下一位转换不受上一位比较结果输出延时的影响，从而保证ADC正常工作。