一种解决FPGA保持时间不满足的方法

摘要

本发明公开一种解决FPGA保持时间不满足的方法，涉及FPGA设计领域，通过对模块进行面积约束，对Block RAM(块内存)的位置进行物理位置约束，加大和Block RAM的接口信号的data path（数据通路）和对Block RAM的接口信号进行物理位置约束；解决了FPGA中例化XILINX的Block RAM带来的hold time不满足的问题，能够快速方便的解决某些hold time的时序问题，满足整个设计对时序的要求。