采用混合压缩两级流水乘加单元的数字信号处理器

摘要

一种采用混合压缩两级流水乘加单元的数字信号处理器，在算术运算单元设计了两级流水线结构的乘加单元，基4改进的Booth编码单元以及3∶2压缩器和4∶2压缩器混合的压缩树单元构成第一级流水线，72位3∶2压缩器和72位超前进位加法器，选择器，选择器控制线构成第二级流水线，混合压缩树单元以一个4∶2压缩器作根基，向上生长两个分枝，直到顶部分枝所能接受的信号数达到或超过所要压缩的信号数，同时规定只有最高层才能由3∶2压缩器构成，并且除了次高层外，底下层上生长的分枝是完备的。本发明特别设计的乘加单元在时延降低的同时减少了芯片面积，提高了芯片的频率和性能，增加了芯片的性价比。