基于电路静态时延特性的冒险检测和消除方法

摘要

本发明涉及检测和消除集成电路中产生冒险的方法。包括：电路静态时延特性的冒险检测和消除方法。通过适当调整电路中部分路径的长度来消除或减少冒险。当只有一个原始输入发生跳变时，如果两条延时不同的路径在电路某点汇聚，并且这两条路径上具有反相功能的门(与非门，或非门，非门)的数目奇偶性不同，则在该点可能产生冒险；当多个原始输入同时发生跳变时，只要汇聚的路径延时不同则认为在汇聚点可能产生冒险。对于单原始输入跳变导致的冒险我们通过有选择的增加一些门的延迟来消除或者减少。对于多个原始输入跳变导致的冒险我们通过增加一定数量的逻辑门使跳变在电路中同步传播来消除或减少冒险。