一种基于重加密算法的FPGA虚拟IO片间互连数字电路

摘要

本发明公开了一种基于重加密算法的FPGA虚拟IO片间互连数字电路，其特征是包括：发送端数字电路、接收端数字电路和时钟生成模块；发送端数字电路包括明文数据生成逻辑、第一异步FIFO、头同步LFSR加密模块、第二异步FIFO、AES加密模块、并串转换模块、串行器和OBUFDS模块；接收端数字电路包括解串器、IBUFGDS模块、串并转换模块、第三异步FIFO写控制逻辑、第三异步FIFO、AES解密模块、第四异步FIFO、头同步LFSR解密模块和明文数据接收逻辑。本发明通过稳定有效的重加密算法，实现对FPGA虚拟IO片间互连数据传输过程中的加解密。