一种基于FPGA的高速、可变帧视频显存设计方法

摘要

本发明公开了一种基于FPGA的高速、可变帧视频显存设计方法，包括如下步骤：视频源端开始发送视频源数据，DDR存储器初始化完成，前端异步FIFO接收数据，前端异步FIFO缓存的数据量到达阈值时前端异步FIFO数据写入DDR存储器，DDR存储器数据存满一帧时DDR存储器读出数据到后端异步FIFO,后端异步FIFO数据量到达阈值时启动点屏模块将数据送入屏幕；其中，DDR存储器内部的存储地址空间按单帧图像大小划分成三块区域分别记为A、B、C，通过DDR控制器控制DDR存储器的读写操作在A、B、C三块区域之间单次交替进行。优点：可对各种视频信号进行缓存、高效传输和变帧等灵活处理。