格雷码转李氏制约竞争计数编码的码制转换电路

摘要

本发明公开了一种格雷码转李氏制约竞争计数编码的码制转换电路，包括4位输入寄存器，译码组合逻辑电路和4位输出寄存器，其中：4位输入寄存器在时钟上升沿将4位格雷码编码数据采集并保存，译码组合逻辑将4位输入寄存器保存的4位格雷码编码数据转成4位李氏竞争计数码编码数据，4位输出寄存器在下一个时钟上升沿采集译码组合逻辑生成的4位李氏竞争计数码编码数据，并放置到输出端口。本发明所设计的格雷码转李氏制约竞争计数编码的码制转换电路具有结构简单、工作频率高的两个特点，在实际应用中能增强编码的纠错能力。