一种支持DDR3和DDR4标准接收端的内部参考电压电路

摘要

本申请公开了一种支持DDR3和DDR4标准接收端的内部参考电压电路。该电路包括：N位控制逻辑电路、DAC电路、驱动电路；所述N位控制逻辑电路，基于使能信号EN将输入的N位二进制码转换为控制所述DAC电路的2N位量化码和1位输出控制码C

说明书

技术领域

本申请涉及参考电压产生电路领域，具体涉及一种支持DDR3和DDR4 标准接收端的内部参考电压电路。

背景技术

双倍数据速率技术(DDR：Double Data Rate)在高速数据传输中应用非常广泛，特别是DDR3和DDR4标准协议具有高速、高可靠性等特点。在高速数据传输电路中，接收器主要承担将发送端的数据和时钟恢复出来的功能，其性能好坏直接关系着数据和时钟能否得到正确恢复。在DDR3和DDR4标准中，通过接收器中的输入缓冲器进行数据和时钟信号的识别，输入缓冲器通常采用单端配置，需要在接收外部信号输入的同时输入规定的参考电压。

输入缓冲器的参考电压分为外部输入参考电压和内部自发参考电压。外部输入参考电压的产生电路通常采用与电源相关的电阻分压技术，在PCB板用分立元器件实现。该方法实现简单，但需要额外元器件产生，易受环境干扰。内部自发参考电压则是由集成到芯片内部的参考电压电路生成，内部自发参考电压的产生电路通常有以下两种实现方式：

1.通过带隙基准电压做参考，对带隙基准电压进行分压产生输入缓冲器的参考电压。该参考电压具有不受温度、电源、工艺的影响，但需要额外控制信号来适应不同的DDR标准。

2.在芯片内部用电阻分压的方式产生与接口电路电源成比例的电压。该方法能适应不同的DDR3标准，但对于DDR4标准需要动态调整的功能时，需要消耗大量逻辑资源。

上述接收器参考电压电路的三种实现方式产生的参考电压只能用于某一种DDR标准的接收器，当对于需要同时支持DDR3、DDR4两种标准的接收器时，需要对参考电压电路进行改动，将大大增加电路的复杂度。

实用新型内容

针对DDR接收器参考电压电路实现方法存在的上述不足，本申请提供一种支持DDR3和DDR4标准接收端的内部参考电压电路，该内部参考电压电路控制逻辑结构简单，输出调节范围宽，抗干扰能力强。

本申请提供的所述内部参考电压电路包括：N位控制逻辑电路、DAC电路、以及驱动电路，N>＝8；所述N位控制逻辑电路，基于使能信号EN将输入的N位二进制码转换为控制所述DAC电路的2N位量化码和1位输出控制码；所述DAC电路，用于根据2N位量化码和1位输出控制码C

进一步地，所述N位控制逻辑电路具有二进制码转换逻辑和电平转换功能，其基于使能信号EN将来自电源域VCC2(该电源域的电源为VCC2)的 N位二进制码转换为控制所述DAC电路、在电源域VCC3(该电源域的电源为VCC3)中的2N位量化码和1位输出控制码C

进一步地，所述N位控制逻辑电路为8位逻辑控制电路，其基于使能信号EN对输入的8位二进制码MR<0>-MR<7>实现以下逻辑转换：

a<0>-a<1>＝EN·VCC3；

a＝EN·(MR<7>·M＜i-2＞)，i为自然数、且2≤i≤7；

b<0>-b<4>＝EN·VCC3；

b<7>＝EN·VCC3；

c<0>＝EN·VCC3。

其中、VCC3为所述DAC电路的电源域的电源；a<7>-a<0>为控制一路所述R-2R电阻网络的8位从高到低的量化码中的任一位；b<7>-b<0>控制一路所述R-2R电阻网络的8位从高到低的量化码；c<0>为所述输出控制码C

进一步地，所述电平转换功能通过若干电平转换电路实现。所述电平转换电路包括：反相器INV<40>、INV_H<40>、INV<41>，或非门NOR<40>，PMOS 管P0、P1、P2、P3、P4以及NMOS管N0、N1、N2组成。其中、电源域VCC3 中的使能信号OE连接反相器INV_H<40>的输入端和PMOS管P4的栅极，反相器INV_H<40>的输出连接或非门NOR<40>的一个输入端；来自电源域 VCC2的8位二进制码MR<0>-MR<7>中任一位作为输入电压IN连接反相器 INV<40>的输入端，反相器INV<40>输出连接或非门NOR<40>的另一输入端；或非门NOR<40>的输出连接反相器INV<41>的第一端输入、PMOS管P2的栅极、NMOS管N0的栅极；反相器INV<41>的输出连接PMOS管P3的栅极、 NMOS管N1的栅极；PMOS管P2的源极连接PMOS管P0的漏极、其漏极作为电压转换电路的反相输出端ZN连接PMOS管P1的栅极、PMOS管P4 的漏极、NMOS管N2的栅极以及NMOS管N0的漏极，NMOS管N0的源极连接地VSS；PMOS管P3的源极连接PMOS管P1的漏极、其漏极作为电压转换电路的正相输出端Z连接PMOS管P0的栅极、NMOS管N2的漏极以及 NMOS管N1的漏极，NMOS管N1、N2的源极连接地VSS；PMOS管P0、 P1、P4的源极连接电源VCC3。

进一步地，所述驱动电路有放大级和驱动级构成。所述放大级由7个PMOS 管P10-P16,7个NMOS管N10-N16组成。其中、PMOS管P10、P13和P14 的源极接电源VCC3,PMOS管P10的栅极接第一偏置电压、漏极接PMOS管 P11、P12的源极；PMOS管P11的栅极接驱动电路的输出端，漏极接NMOS 管N3的漏极；PMOS管P12的栅极接所述DAC电路输出的参考电压信号，漏极接NMOS管N14的漏极；NMOS管N13、N14和N10的源极接地VSS、栅极接第二偏置电压；NMOS管N10的漏极接NMOS管N11、N12的源极,NMOS 管N11的栅极接驱动电路的输出端，漏极接PMOS管P13的漏极，NMOS管 N12的栅极接所述DAC电路输出的参考电压信号，漏极接NMOS管P14的漏极；PMOS管P13、P14的栅极连接NMOS管N15的漏极，PMOS管P15、P16 的栅极相连，PMOS管P15的源极接PMOS管P13的漏极、漏极接NMOS管 N15的漏极，PMOS管P16的源极接PMOS管P14的漏极、漏极接NMOS管 N16的漏极；NMOS管N15、N16的栅极相连，NMOS管N15的源极接NMOS管N13的漏极，NMOS管N16的源极接NMOS管N14的漏极。所述驱动级由PMOS管P17,NMOS管N17以及电容C

本申请提供的上述内部参考电压电路能够产生DDR3和DDR4标准接收端的所需要的参考电压；并且由于逻辑控制电路结构简单以及DAC电路、驱动电路结构的高度对称，使整个内部参考电压电路具有输出调节范围宽，抗干扰能力强等优点。

附图说明

为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，而不是全部的实施例。基于本申请实施例，本领域普通技术人员在没有付出创造性劳动前提下所获得的所有其他实施例及附图，都属于本申请保护的范围。

图1为本申请提供的支持DDR3和DDR4标准接收端的内部参考电压电路的原理图。

图2为本申请的一个实施例中N位控制逻辑电路的电路原理图。

图3为本申请的一个实施例中DAC电路的电路原理图。

图4为本申请的一个实施例中电平转换电路的电路原理图。

图5为本申请的一个实施例中驱动电路的电路原理图。

具体实施方式

以下结合附图对本申请提供的技术方案进行进一步详细说明。应该理解，此处所描述的具体实施例仅用以解释本申请。

如图1所示、本申请提供的支持DDR3和DDR4标准接收端的内部参考电压电路100包括：Nb位控制逻辑电路101(即N位控制逻辑电路)，Na位 DAC电路102(即DAC电路)、驱动电路103，以及传输门逻辑104、105，电阻R1、R2,电容C11以及负载滤波电容C

其中、Nb位逻辑控制电路101包含基本逻辑门、电压切换电路，其输入包含N位二进制码值以及两种不同类型的电源电压。N位码值经过逻辑转换，其高位第N-1、N-2位进行模式控制选择，第N-3至第0位用于控制电压范围。经逻辑转换的码值电压不满足DAC的控制需求，需要进行电压切换，即由低压切换为高压。Na位DAC电路102输入包含2N位量化码和控制码C0、电源电压和地VCC1，VSS1。2N位量化码的b<6>，b<5>控制模拟输出电压模式，共有四种模式可供选择；其余量化码用于控制DAC电路102输出电压比例，使DAC电路102输出的电压值大小与(VCC1-VSS1)成一定比例关系。

所述Na位DAC电路102由两路N控制位的R-2R电阻网络组成，每一位量化码控制一个2R值电阻的一端连接VCC1或VSS1，DDR3的标准参考电压VREF＝0.5*(VCC1-VSS1)，所述两路R-2R电阻网络的最高位量化码对应的R值电阻相连作为整个DAC电路的输出端，所述输出端通过电阻Rc、由所述输出控制码控制连接到VCC1或VSS1。

在一个实施例中，所述Nb位控制逻辑电路101如图2所示，包含反相器、或门、与门、电压转换等逻辑电路,其输入包括八位二进制码MR<0>-MR<7>，使能信号EN和OE。其中、输入信号MR<0>-MR<7>中的MR<7>、MR<6> 两位用于控制输出电压模式，MR<0>-MR<5>用于控制输出电压范围。OE连接各电压切换单元的使能端。

MR<7>连接反相器INV<0>输入端与门AND<1>的第一端输入，反相器 INV<0>的输出端与或门OR<0>的第一端输入相连，或门OR<0>的输出接入电压切换单元LS<0>，电压切换单元LS<0>的输出接到VCC3域中的与门 AND_H<7>，与门AND_H<7>输出b<5>。MR<6>信号连接反相器INV<1>的输入端，反相器INV<1>的输出端和与门AND<1>的第二端输入相连，与门 AND<1>的输出端连接至或门OR<0>的第二端输入以及电压切换单元LS<1> 的输入端；电压切换单元LS<1>的输出接到VCC3域中的与门AND_H<8>，与门AND_H<7>输出b<6>。

MR<7>连接反相器INV<0>输入端与门AND<1>的第一端输入，反相器 INV<0>的输出端与或门OR<0>的第一端输入相连，或门OR<0>的输出接入电压切换单元LS<0>，电压切换单元LS<0>的输出接到VCC3域中的与门 AND_H<7>，与门AND_H<7>输出b<5>。MR<6>信号连接反相器INV<1>的输入端，反相器INV<1>的输出端与与门AND<1>的第二端输入相连，与门 AND<1>的输出端连接至或门OR<0>的第二端输入以及电压切换单元LS<1> 的输入端；电压切换单元LS<1>的输出接到VCC3域中的与门AND_H<8>，与门AND_H<7>输出b<6>。MR<0>-MR<5>中的任一信号MR(图2中 MR<5:0>表示MR<5>-MR<0>中的一位)接入与门AND的第一输入端，与门AND的另一输入端接M、输出端连接至电压切换电路LS (图2中LS<7:2>表示LS<7>-LS<2>中的一个)的输入端，电压切换电路 LS的输出端连接VCC3域中的与门AND_H(图2中 AND_H<14:9>表示AND_H<14>-AND_H<9>中的一个)，与门AND_H 输出信号a(图2中a<7:2>分别对应输入MR<5>-MR<0>)。

最后所述Nb位控制逻辑电路实现了MR<0>-M<7>控制信号到 b<6>-b<5>，a<2>-a<7>的转换，其基于使能信号EN对输入的8位二进制码 MR<0>-MR<7>实现以下逻辑转换：

a<0>-a<1>＝EN·VCC3；

a＝EN·(MR<7>·M),i为自然数、且2≤i≤7；

b<0>-b<4>＝EN·VCC3；

b<7>＝EN·VCC3；

c<0>＝EN·VCC3。

其中、VCC3为所述DAC控制信号的电源域；a<0>-a<7>(对应图3中的a0-a7)为控制一路所述R-2R电阻网络的8位从高到低的量化码；b<0>-b<7> (对应图3中的b0-b7)控制一路所述R-2R电阻网络的8位从高到低的量化码；c<0>为所述输出控制码C

当MR<7:6>＝00，01时，MR<5:0>＝000000～111111，输出无变化，固定为DDR3标准参考电压VREF＝0.5*(VCC1-VSS1)。当MR<7:6>＝10时， MR<5:0>＝000000～111111，输出范围为Range1，固定为DDR4标准参考电压， VREF＝Betarange1*(VCC1-VSS1)。MR<7:6>＝11时，MR<5:0>＝000000～111111，输出范围为Range2，固定为DDR4标准，VREF＝Betarange2*(VCC1-VSS1)。 Betarange1与Betarange2对应DDR4标准下的DAC输出参考电压与 (VCC1-VSS1)的比例系数。

如图3所示，在该实施例中，所述Na位DAC电路102由A、B两路8控制位的R-2R电阻网络组成。其中A路R-2R电阻网络包含二选一开关K

所述电压切换单元LS的实现电路如图4所示。该电路以实现输入逻辑低压VCC2到高压VCC3输出的转换。来自电源域VCC2的8位二进制码 MR<0>-MR<7>中任一位作为输入电压IN连接反相器INV<40>的输入端。反相器INV<40>的输出连接或非门NOR<40>的第一端输入。控制信号OE来自电源域VCC3，连接高压反相器INV_H<40>的第一端输入以及PMOS管P4的栅极，INV_H<40>的输出连接或非门NOR<40>的第二端输入。或非门 NOR<40>的输出连接反相器INV<41>的第一端输入，PMOS管P2的栅极和 NMOS管N0的栅极。反相器INV<41>的输出连接PMOS管P3的栅极、NMOS 管N1的栅极。PMOS管P2的源极连接PMOS管P0的漏极，其漏极连接负端输出ZN，即NMOS管N0的漏极、PMOS管P1的栅极、PMOS管P4的漏极、 NMOS管N2的栅极。NMOS管N0的源极连接地VSS。PMOS管P3的源极连接PMOS管P1的漏极，其漏极连接正向输出端Z，即PMOS管P0的栅极、 NMOS管N1的漏极、NMOS管N2的漏极。NMOS管N1、N2的源极连接地VSS。PMOS管P0、P1的源极连接电源VCC3。PMOS管P4的源极连接电源 VCC3。当输入IN为低压逻辑值高时，输出Z为高压逻辑值高，ZN为高压逻辑值低。当输入IN为低压逻辑值低时，输出Z为高压逻辑值低，ZN为高压逻辑值高。

所述Na位DAC电路102的输出电压V

以上所述实施例仅用以说明本申请的技术方案，而非对其限制；尽管参照前述实施例对本申请进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述实施例记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例技术方案的精神和范围，均应包含在本申请的保护范围之内。

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