异构多核处理器的时钟模块和异构多核处理系统

摘要

本实用新型公开了一种异构多核处理器的时钟模块和异构多核处理系统，包括多个第一IP时钟域，第二IP时钟域；其中，第一IP时钟域和第二IP时钟域均包括锁相环单元、第一分频器、第一时钟门控单元和第一时钟切换单元，第一分频器和第一时钟门控单元串联连接后的第一端与锁相环单元的连接，第一分频器和第一时钟门控单元串联后的第二端与第一时钟切换单元连接，第一时钟切换单元用于输出相应的时钟信号或者通过至少一个第二分频器输出相应的时钟信号。第一IP时钟域和第二IP时钟域提供相应的时钟信号，满足高速IP和低速IP的时钟信号需求，第一分频器和第二分频器可对时钟信号进行分频或升降频，当高速IP和低速IP闲置时，可实现降频运行，以降低功耗。