基于FPGA的低小慢目标探测雷达静态杂波抑制装置

摘要

本实用新型提出一种基于FPGA的低小慢目标探测雷达静态杂波抑制装置，本装置包括3个模块，基于对称I/O位宽FIFO的数据缓存模块、静态杂波能量估计模块、杂波抑制模块。经过脉冲压缩处理后的信号按距离门为单位顺序输入本装置，然后分两路同时进入基于FIFO的数据缓存模块和静态杂波能量估计模块。本实用新型有效的降低了静态杂波能量估计模块中累加器的所需位宽，提高了FPGA的资源利用率。