存储器芯片内建自测试电路装置

摘要

本实用新型提供了一种存储器芯片内建自测试电路装置，包括待测电路、寄存器、比较电路以及测试结果输出模块。待测电路用于根据原始测试向量生成测试数据信号。比较电路连接至待测电路和寄存器，用于对经过寄存器延迟后的原始测试向量和测试数据信号进行逻辑异或运算，生成用于表示待测电路是否有效的测试结果指示信号。测试结果输出模块用于根据测试结果指示信号，择一输出用于表示待测电路有效的有效测试结果和逻辑状态指示值中的一种。不仅能够判断出待测电路是否有效，而且进一步得到待测电路的失效形态，即能够从测试结果中直接得出测试数据信号的逻辑状态，以及原始测试向量的逻辑状态。不仅提高测试效率，而且便于后续对待测电路的检修。