XIU‑累加寄存器、XIU‑累加寄存器电路、以及电子设备

摘要

本公开涉及一种XIU‑累加寄存器、XIU‑累加寄存器电路、以及电子设备。该XIU‑累加寄存器包括第一累加单元和第二累加单元；第一累加单元包括第一加法器和第一寄存器；第一加法器用于累加一累加变量的分数位数据，第一寄存器用于存储分数位数据的累加结果以及分数位数据的累加结果的进位数据；第二累加单元包括第二加法器和第二寄存器；第二加法器用于累加该累加变量的整数位数据，第二寄存器用于存储整数位数据的累加结果；其中，第一累加单元的第一寄存器与第二累加单元的第二加法器相连，用于将分数位数据的累加结果的进位数据在下一时钟周期传输至整数位数据以进行累加。本公开可提高累加器速度、降低累加器功耗、减小累加器面积。