一种基于状态机的数字集成电路总线系统

摘要

本实用新型涉及一种基于状态机的数字集成电路总线系统，由处理器、串行时钟总线、串行数据总线以及若干从属设备组成，所述处理器设置两个引脚端，这两个引脚端分别连接串行时钟总线、串行数据总线，所述串行时钟总线、串行数据总线各自均依次接入从属设备Ⅰ、从属设备Ⅱ、从属设备Ⅲ、从属设备Ⅳ；所述串行时钟总线、串行数据总线分别带有上拉电阻。本实用新型有益效果为：可避免大量CPU时间浪费于IIC时序等待的问题，提高了整个系统效率；使用定时器中断推动状态机来模拟IIC总线的操作，采用中断方式实现；有利于满足高、低速的IIC互连。