利用低倍率取样时钟实现数字时钟恢复的电路

摘要

本实用新型涉及一种利用低倍率取样时钟实现数字时钟恢复的电路，它包括FPGA芯片，FPGA芯片内部电路的连接关系为：DLL级联倍频电路的输出，一路与分频器连接，另一路进入边沿检测电路供其使用，检测结果对分频器复位。本实用新型的特点是：利用XILINXFPGA内DLL的倍频功能，生成一个速率为接收数据速率4倍的取样时钟，利用它从接收的异步数据中恢复数据时钟的方法，本设计方法与一般的数字时钟恢复方法相比较，要求较低速率的取样时钟，降低了设计难度。