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用于降低电路复杂度的非二进制解码器架构以及控制信号逻辑

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摘要

公开了一种解码器，其用于响应时钟信号输入顺序使能输出，其包括对应于X个解码器输出的X个逻辑级。每个逻辑级都具有多个输入，其中每个逻辑级都包括少于log₂X个用于接收时钟信号输入的输入。

法律状态公告日

法律状态信息

法律状态
2014-10-29

专利权的转移 IPC(主分类):G11C 8/00 变更前: 变更后: 登记生效日:20141009 申请日:20091104

专利申请权、专利权的转移
2014-06-18

授权

授权
2012-01-11

实质审查的生效 IPC(主分类):G11C 8/00 申请日:20091104

实质审查的生效
2011-11-30

公开

公开

1. 用于降低电路复杂度的非二进制解码器架构以及控制信号逻辑 [P] . 中国专利： CN102265349B . 2014.06.18
2. 用于实现降低分辨率更新模式的限制预测以及视频编码器和解码器中的复杂度可分级的方法和装置 [P] . 中国专利： CN101375605A . 2009-02-25
3. Non-binary decoder architecture and control signal logic for reduced circuit complexity [P] . 美国专利： US9160342B2 . 2015-10-13

机译：非二进制解码器架构和控制信号逻辑，可降低电路复杂度
4. Non-binary decoder architecture and control signal logic for reduced circuit complexity [P] . 美国专利： US8502563B2 . 2013-08-06

机译：非二进制解码器架构和控制信号逻辑，可降低电路复杂度
5. NON-BINARY DECODER ARCHITECTURE AND CONTROL SIGNAL LOGIC FOR REDUCED CIRCUIT COMPLEXITY [P] . 美国专利： US2013300457A1 . 2013-11-14

机译：降低电路复杂度的非二进制解码器架构和控制信号逻辑