具有屏蔽背栅效应的高侧及低侧GAN FET的单片集成

摘要

本申请案的实施例涉及具有屏蔽背栅效应的高侧及低侧氮化镓GaN场效应晶体管的单片集成。一种电子装置(100)包含：缓冲结构(106、108、114)上方的氮化铝镓、氮化铝、氮化铟铝或氮化铟铝镓背势垒层(116)中的一者；所述背势垒层(116)上方的氮化镓层(118)；所述氮化镓层(118)上方的异质外延结构(120、121)；所述异质外延结构(120、121)上方的第一及第二晶体管(101、102)；及空穴注入器(126)，其具有在所述异质外延结构(120、121)上方的经掺杂氮化镓结构(124)及部分地在所述经掺杂氮化镓结构(124)上方的导电结构(131)，用于注入空穴以在所述背势垒层(116)及所述缓冲结构(106、108、114)的界面(115)附近形成空穴层，从而减轻第一晶体管(101)的垂直电场背栅效应。

说明书

技术领域

本申请案的实施例涉及电子装置领域，且明确来说，涉及具有屏蔽背栅效应的高侧及低侧氮化镓(GaN)场效应晶体管的单片集成。

背景技术

与使用基于硅的晶体管相比，高侧及低侧氮化镓(GaN)场效应晶体管(FET)的单片集成有利于提高开关频率及低寄生电感，并减少整体面积。然而，与基于硅的实施方案不同，GaN FET装置在GaN缓冲器或用于单片集成的公共硅衬底中不具有p或n阱，且背栅效应可降低高侧GaN FET的导通电阻(例如，漏极-源极导通电阻或RDSON)，尤其是针对高压开关应用。RDSON降低继而会导致效率降低。

发明内容

在一个方面中，一种电子装置包含：衬底上方的缓冲结构；所述缓冲结构上方的背势垒层，其是或包含氮化铝镓；所述背势垒层上方的氮化镓层；所述氮化镓层上方的异质外延结构；第一及第二晶体管；以及空穴注入结构。所述第一晶体管具有第一漏极、第一栅极及第一源极。所述第一漏极部分地在所述异质外延结构中，且所述第一栅极在所述异质外延结构上方并与所述第一漏极间隔开。所述第一源极部分地在所述异质外延结构中并与所述第一栅极间隔开。所述第二晶体管具有第二漏极、第二栅极及第二源极。所述第二漏极部分地在所述异质外延结构中，并耦合到所述第一源极。所述第二栅极在所述异质外延结构上方并与所述第二漏极间隔开。所述第二源极部分地在所述异质外延结构中并与所述第二栅极间隔开。所述空穴注入器结构具有经掺杂氮化镓结构及导电结构。所述经掺杂氮化镓结构在所述异质外延结构上方延伸且所述导电结构部分地在所述经掺杂氮化镓结构上方。

在另一方面中，一种电子装置包含半导体裸片、导电引线及封装结构，所述封装结构围封所述半导体裸片及所述导电引线的部分。所述半导体裸片具有衬底、缓冲结构、背势垒层、氮化镓层、第一晶体管、第二晶体管及空穴注入器结构。所述缓冲结构在所述衬底上方，且所述背势垒层在所述缓冲结构上方，且所述背势垒层包含氮化铝镓。所述氮化镓层在所述背势垒层上方，且异质外延结构在所述氮化镓层上方。所述第一晶体管耦合到所述导电引线中的一者，并具有第一漏极、第一栅极及第一源极。所述第一漏极部分地在所述异质外延结构中，所述第一栅极在所述异质外延结构上方并与所述第一漏极间隔开。所述第一源极部分地在所述异质外延结构中并与所述第一栅极间隔开。所述第二晶体管耦合到所述导电引线中的另一者并具有第二漏极、第二栅极及第二源极。所述第二漏极部分地在所述异质外延结构中并耦合到所述第一源极。所述第二栅极在所述异质外延结构上方并与所述第二漏极间隔开。所述第二源极部分地在所述异质外延结构中并与所述第二栅极间隔开。所述空穴注入器结构具有经掺杂氮化镓结构及导电结构。所述经掺杂氮化镓结构在所述异质外延结构上方延伸，且所述导电结构部分地在所述经掺杂氮化镓结构上方。

在进一步方面中，一种制造电子装置的方法包含在衬底上方形成缓冲结构，在所述缓冲结构上形成氮化铝镓背势垒层，在所述背势垒上形成氮化镓层，在所述氮化镓层上形成异质外延结构，及在所述异质外延结构上形成空穴注入器结构的经掺杂氮化镓结构。所述方法还包含形成导电结构，包含部分在所述经掺杂氮化镓结构上方的所述空穴注入器结构的导电结构、部分在所述异质外延结构中的相应第一及第二晶体管的导电漏极及源极触点，以及在所述异质外延结构上的所述相应第一及第二晶体管的导电栅极触点。

附图说明

图1是具有第一及第二耗尽型氮化镓晶体管的电子装置的部分截面侧视图，所述第一及第二耗尽型氮化镓晶体管具有在缓冲结构与氮化镓层之间的氮化铝镓背势垒层，及在异质外延结构上方并接合第一晶体管的漏极触点的空穴注入器结构。

图2是具有第一及第二增强型氮化镓晶体管的另一电子装置的部分截面侧视图，所述第一及第二增强型氮化镓晶体管具有在缓冲结构与氮化镓层之间的氮化铝镓背势垒层，及在异质外延结构上方并接合第一晶体管的漏极触点的空穴注入器结构。

图3是具有第一及第二耗尽型氮化镓晶体管的电子装置的部分截面侧视图，所述第一及第二耗尽型氮化镓晶体管具有在缓冲结构与氮化镓层之间的氮化铝镓背势垒层，及从第一晶体管的漏极触点横向向外间隔开并位于异质外延结构上方的空穴注入器结构。

图4是具有第一及第二增强型氮化镓晶体管的电子装置的部分截面侧视图，所述第一及第二增强型氮化镓晶体管具有在缓冲结构与氮化镓层之间的氮化铝镓背势垒层，及从第一晶体管的漏极触点横向向外间隔开并位于异质外延结构上方的空穴注入器结构。

图5是具有第一及第二耗尽型氮化镓晶体管的电子装置的部分截面侧视图，所述第一及第二耗尽型氮化镓晶体管具有在缓冲结构与氮化镓层之间的氮化铝镓背势垒层，及与第一晶体管的漏极触点及栅极横向间隔开且位于第一晶体管的漏极触点与栅极之间并位于异质外延结构上方的空穴注入器结构。

图6是具有第一及第二增强型氮化镓晶体管的电子装置的部分截面侧视图，所述第一及第二增强型氮化镓晶体管具有在缓冲结构与氮化镓层之间的氮化铝镓背势垒层，及与第一晶体管的漏极触点及栅极横向间隔开且位于第一晶体管的漏极触点与栅极之间并位于异质外延结构上方的空穴注入器结构。

图7是具有第一及第二耗尽型氮化镓晶体管的电子装置的部分截面侧视图，所述第一及第二耗尽型氮化镓晶体管具有在缓冲结构与氮化镓层之间的氮化铝镓背势垒层，及与第一晶体管的栅极及源极触点横向间隔开且位于第一晶体管的栅极与源极触点之间并位于异质外延结构上方的空穴注入器结构。

图8是具有第一及第二增强型氮化镓晶体管的电子装置的部分截面侧视图，所述第一及第二增强型氮化镓晶体管具有在缓冲结构与氮化镓层之间的氮化铝镓背势垒层，及与第一晶体管的栅极及源极触点横向间隔开且位于第一晶体管的栅极与源极触点之间并位于异质外延结构上方的空穴注入器结构。

图9是用于制造电子装置的方法的流程图。

图10到20是根据图9的方法进行制造处理的图1的电子装置的部分截面侧视图。

图21是经封装电子装置的透视图。

具体实施方式

在附图中，相似的参考数字贯穿始终指代相似的元件，且各种特征不一定按比例绘制。下文将在功能的上下文中描述各种电路、系统及/或组件的一或多个操作特性，这些功能在某些情况下是在电路被供电及操作时由各种结构的配置及/或互连引起的。

图1展示电子装置100(例如经封装集成电路产品)的半导体裸片的一部分。电子装置100包含第一耗尽型氮化镓晶体管101及第二耗尽型氮化镓晶体管102。装置100的所示部分最初以晶片形式与其它半导体裸片一起制造，这些半导体裸片进行处理，然后通过切割过程分离，然后被单独封装在成品集成电路产品(也称为经封装电子装置)中。所示实例提供第一GaN晶体管101及第二GaN晶体管102在单个产品中的单片集成，以改进高压开关电源系统或其它现场应用中的性能。在某些实例高压开关应用中，如图1中所示意性地展示，第一GaN晶体管101作为耦合在高压电源(例如，标记为“HV”)与开关节点(例如，标记为“SW”)之间的高侧开关操作。第二GaN晶体管102作为耦合在开关节点SW与低压节点(例如，标记为“LV”)之间的低侧开关操作。

在一个实例中，电感器(未展示)连接在开关节点SW与负载之间，且高侧及低侧开关被交替致动以形成降压DC到DC转换器。在所示配置中，第一(高侧)晶体管101具有耦合到高压电源HV的第一漏极D1、耦合到开关节点SW的第一源极S1及第一栅极G1。第二(低侧)晶体管102具有耦合到开关节点SW的第二漏极D2、耦合到低压节点LV的第二源极S2及第二栅极G2。在此实例中，第一漏极D1耦合到高电压，例如高于低压节点LV的电势数百甚至数千伏。

在一个实例中，电子装置100包含半导体衬底104，例如硅，且衬底104电耦合到第二源极S2及低压节点LV。当高侧第一晶体管101接通时，第一源极S1及第一漏极D1处于或靠近高压电源HV的电势，且在衬底104的低电压与第一源极S1及第一源极D1的高电压之间建立大电场。电子装置100包含空穴注入器结构及背势垒，以注入空穴以在背势垒及缓冲结构的界面附近形成空穴层，从而减轻第一晶体管101的垂直电场背栅效应。此结构帮助避免或减轻与此高电场相关联的背栅效应，并帮助在电子装置100的操作期间避免或减轻第一晶体管101的RDSON降低。背栅效应使第一源极S1中的RDSON增加得更高，且空穴注入通过屏蔽垂直电场来抑制第一源极S1的RDSON增加。

如在图1的部分截面侧视图中最佳地看到的，电子装置100包含外延生长的层堆叠，其包含形成在半导体衬底104上方的缓冲堆叠。堆叠结构的个别层在本文中被描述为氮化铝、氮化铝镓、氮化镓等，且个别层可具有任何合适化学计量的组成，其是或包含单独的或在另外存在少量杂质、伪影或其它材料(例如在与半导体产品的制造商相关联的个别处理步骤之后可能残留的材料)的情况下的所述组成材料。实例堆叠包含衬底104上方的氮化铝(AlN)层106。在一个实例中，氮化铝层106直接在衬底104的上侧或顶侧上方延伸并与之接触。在另一实例中，氮化铝层106与衬底104之间可存在其它材料，例如杂质或伪影或制造处理的残余材料。在一个实例中，氮化铝层106具有300到600nm的厚度。

多层组成梯度氮化铝镓(AlGaN)缓冲堆叠108在氮化铝层106上方延伸。在此实例中，缓冲堆叠108包含是或包含氮化铝镓的三个层。在其它实例中，可使用不同数量的两个或更多个组成梯度氮化铝镓缓冲堆叠层。在不同实例中，可使用不同的缓冲堆叠布置，例如单个或双超晶格缓冲结构(未展示)。在图1的实例中，缓冲堆叠108包含位于氮化铝层106上方的第一氮化铝镓层111。在一个实例中，第一氮化铝镓层111直接在氮化铝层106的上侧或顶侧上延伸并与之接触。在另一实例中，第一氮化铝镓层111与氮化铝层106之间可存在其它材料，例如杂质或伪影或来自制造处理的残余材料。组成梯度AlGaN缓冲堆叠108还包含在第一氮化铝镓层111上方的第二氮化铝镓层112。在一个实例中，第二氮化铝镓层112直接在第一氮化铝镓层111的上侧或顶侧上延伸并与之接触。在另一实例中，第二氮化铝镓层112与第一氮化铝镓层111之间可存在其它材料，例如杂质或伪影或来自制造处理的残余材料。第三氮化铝镓层113在第二氮化铝镓层112上方延伸。在一个实例中，第三氮化铝镓层113直接在第二氮化铝镓层112的上侧或顶侧上延伸并与之接触。在另一实例中，第三氮化铝镓层113与第二氮化铝镓层112之间可存在其它材料，例如杂质或伪影或来自制造处理的残余材料。

在一个实例中，多层组成梯度氮化铝镓堆叠108包含在氮化铝层106上方的具有第一铝浓度的第一氮化铝镓子层111、在第一氮化铝镓子层111上方的具有小于第一铝浓度的第二铝浓度的氮化铝镓子层112、及在第二氮化铝镓子层112上方的具有小于第二铝浓度的第三铝浓度的第三氮化铝镓子层113。在一个实例中，第一铝浓度为60到70％，第二铝浓度为40到50％，且第三铝浓度为20到30％。在一个实例中，第一氮化铝镓层111具有300到600nm的厚度，第二氮化铝镓层112具有1.4到1.8μm的厚度，且第三氮化铝镓层113具有1.4到2.0μm的厚度。

电子装置100进一步包含位于多层组成梯度氮化铝镓堆叠108上方的氮化镓层114。在一个实例中，氮化镓层114具有0.5到2.0μm的厚度。在此或另一实例中，氮化镓层114具有0.1到1.0μm的厚度。在一个实施方案中，氮化镓层114包含碳。在一个实例中，氮化镓层114直接在第三氮化铝镓层113的上侧或顶侧上延伸并与之接触。在另一实例中，在氮化镓层114与第三氮化铝镓层113之间可存在其它材料，例如杂质或伪影或来自制造处理的残余材料。

电子装置100还包含位于缓冲结构上方的背势垒层116。在一个实例中，背势垒层116是或包含任何合适化学计量的氮化铝镓。在一个实例中，背势垒层116在氮化镓层114的顶侧与背势垒层116的底侧之间的界面115处直接在氮化镓层114的上侧或顶侧上延伸并与之接触。在另一实例中，背势垒层116与氮化镓层114之间可存在其它材料，例如杂质或伪影或来自制造处理的残余材料。背势垒层116具有厚度117，例如，从几十nm到几μm，例如20nm到5μm。在另一实例中，背势垒层116是或包含任何合适化学计量的氮化铝(AlN)、氮化铟铝(InAlN)或氮化铟铝镓(InAlGaN)。

上部氮化镓层118在背势垒层116上方延伸。层118是或包含任何合适化学计量的氮化镓。在一个实例中，氮化镓层118具有1.0μm的厚度119。在一个实施方案中，氮化镓层118包含碳。在一个实例中，氮化镓层118直接在背势垒层116的上侧或顶侧上延伸并与之接触。在另一实例中，氮化镓层118与背势垒层116之间可存在其它材料，例如杂质或伪影或来自制造处理的残余材料。

电子装置100还包含异质外延结构，其具有在氮化镓层118上方的氮化铝层120及氮化铝层120上方的氮化铝镓层121。在一个实例中，层120是或包含任何合适化学计量的氮化铝。在一个实例中，氮化铝层120直接在氮化镓层118的上侧或顶侧上延伸并与之接触。在另一实例中，氮化铝层120与氮化镓层118之间可存在其它材料，例如杂质或伪影或来自制造处理的残余材料。在此或另一实例中，层121是或包含任何合适化学计量的氮化铝镓。在一个实例中，氮化铝镓层121直接在氮化铝层120的上侧或顶侧上延伸并与之接触。在另一实例中，在氮化铝镓层121与氮化铝层120之间可存在其它材料，例如杂质或伪影或来自制造处理的残余材料。氮化铝镓层121与氮化铝层120之间的界面处的异质结形成二维电子气区域122(例如，标记为“2DEG”)。在一个实例中，包含层120及121的异质外延结构具有10到30nm的总厚度123。电子装置100还包含一或多个晶体管，其包含所示实施方案中的耗尽型高侧第一晶体管101及耗尽型低侧第二晶体管102。

在一个实例中，各种缓冲层及异质外延结构的层是使用外延生长沉积过程制造的，例如，一个连续外延沉积过程，其变量及材料在形成组成层的整个过程中变化，及/或两个或更多个连续外延沉积过程，其中在一个实例中具有约5.1μm的总厚度。在耗尽型晶体管101中，包含层120及121的异质外延结构具有约10到30nm的总厚度，且耗尽型晶体管102中的异质外延结构具有约10到20nm的总厚度。在一个实例中，氮化铝层120具有约

电子装置100包含空穴注入器结构126，其具有在氮化铝镓层121上方的经掺杂氮化镓结构124。空穴注入器结构126还包含导电结构，其部分位于经掺杂氮化镓层124上方并与之接触。在一个实例中，经掺杂氮化镓结构124是或包含植入p型杂质的任何合适化学计量的氮化镓(p-GaN，包含镁或其它p型杂质)。在一个实例中，经掺杂氮化镓结构124直接在氮化铝镓层121的上侧或顶侧上延伸并与之接触。在另一实例中，经掺杂氮化镓结构124与氮化铝镓层121之间可存在其它材料，例如杂质或伪影或来自制造处理的残余材料。在一个实例中，p掺杂氮化镓层124包含镁掺杂剂，且具有50到200nm的厚度，例如在一个实施方案中为约70nm。

在这种情况下，导电结构是导电的第一漏极触点，其是或包含钨、铜、铝或其它导电金属。电子装置100进一步包含隔离结构128，例如任何合适化学计量的二氧化硅，其在晶体管101与102之间向下延伸穿过氮化铝镓层121、氮化铝层120、氮化镓层118及背势垒层116，并部分地延伸到氮化镓层114中。在此或另一实例中，晶体管101与102之间的隔离是通过植入(未展示)完成的。

电子装置100还包含金属化结构，其具有第一金属前电介质(例如，PMD)层130，例如，包含氮化硅或二氧化硅，其中形成有各种导电金属结构，包含第一晶体管101的第一漏极触点或电极131，其至少部分地覆盖经掺杂氮化镓结构124。在一个实例中，导电结构131直接在经掺杂氮化镓结构124的上侧或顶侧的至少一部分上延伸并与之接触。在另一实例中，导电结构131与经掺杂氮化镓结构124之间可存在其它材料，例如杂质或伪影或来自制造处理的残余材料。

PMD层或级还包含第一晶体管101的第一源极触点或电极132及第一晶体管101的第一栅极触点或电极134。PMD层或级还包含第二晶体管102的第二漏极触点或电极135、第二晶体管102的第二源极触点或极136、第二晶体管102的第二栅极触点或电极138，以及一或多个导电触点或通孔139，其延伸穿过PMD层130并提供用于在第二金属化结构级中路由的各种晶体管端子的电互连。相应的第一晶体管101及第二晶体管102的导电漏极及源极触点131、135、132、136部分地在异质外延结构120、121中延伸，且相应的第一晶体管101及第二晶体管102的导电栅极触点134及138在异质外延结构120、121上延伸并与之接触。

图1中的电子装置100进一步包含具有电介质层150(例如，氮化硅或二氧化硅)的第二金属化结构级，所述电介质层150具有一或多个导电路由特征151(例如，铝、铜等)，例如以提供漏极、源极及栅极连接以及彼此之间及/或去往导电接合垫的相关联信号的路由，或其它外部暴露的导电特征，通过这些导电特征，晶体管101及102可与其它电路系统电互连，例如，使用到集成电路引线的接合线或引线框架电连接，例如经封装电子装置中的引脚或垫，如以下图21的实例经封装电子装置中所示的。

在此实例中，第一晶体管101具有第一漏极端子或引线161(D1)、第一栅极端子或引线162(G1)及第一源极端子或引线163(S1)。第二晶体管102具有第二漏极端子或引线164(D2)、第二栅极端子或引线165(G2)及第二源极端子或引线166(S2)，其中在一个实例中，端子在封装之后电耦合到成品电子装置100的导电引线，如图21中所展示。晶体管端子在本文中有时被称为漏极、栅极、源极等，参考其相关联的导电触点、通孔、导电路由特征及/或导电引线。

在所示实例中，第一漏极161D1部分地在异质外延结构120、121中延伸，第一栅极162G1在异质外延结构120、121上方延伸，并沿第一方向(例如，图中的“X”方向)与第一漏极161D1横向间隔开。第一源极163S1部分地在异质外延结构120、121中延伸，并沿第一方向X与第一栅极162G1横向间隔开。第二漏极164D2部分地在异质外延结构120、121中延伸，并通过图1中的导电路由特征151耦合到第一源极163S1，以形成开关节点SW。第二栅极165G2在异质外延结构120、121上方延伸，并沿第一方向X与第二漏极164D2横向间隔开。第二源极166S2部分地在异质外延结构120、121中延伸，并沿第一方向X与第二栅极165G2横向间隔开。

在图1的电子装置100中，第一晶体管101及第二晶体管102是耗尽型晶体管，且第一栅极162及第二栅极165(G1及G2)包含相应的栅极接触结构134及138，其在异质外延结构120、121的AlGaN层121上延伸并与之接触。此外，在此实例中，空穴注入器结构126的导电结构131耦合到第一漏极161(D1)。在此实例中，空穴注入器结构126邻近于第一漏极161(D1)并与之接触，且金属化结构包含将第一源极163(S1)电耦合到第二漏极164(D2)的导电路由特征151。在操作中，当第一漏极161D1相对于衬底104处于高电压且第一栅极162G1处于高于第一晶体管101的阈值电压的电压时，电子在氮化镓层118的顶表面处及附近的沟道区域中形成，如图1中的170处所指示。空穴注入器结构126的导电结构131处的高漏极电压导致空穴从p掺杂氮化镓结构124注入。注入的空穴在靠近背势垒层116的界面115的氮化镓层118底侧处或其附近的缓冲区中形成空穴层，如图1中的172处所指示，以减轻第一晶体管101的垂直电场背栅效应。

图2展示具有第一增强型氮化镓晶体管201及第二增强型氮化镓晶体管202的另一电子装置200的部分截面侧立面图，所述第一增强型氮化镓晶体管201及第二增强型氮化镓晶体管202具有在缓冲结构与氮化镓层之间的氮化铝镓背势垒层，及在异质外延结构上方并接合第一晶体管的漏极触点的空穴注入器结构。电子装置200包含半导体衬底204，例如硅。电子装置200包含空穴注入器结构及背势垒，以注入空穴以在背势垒及缓冲结构的界面附近形成空穴层，从而减轻第一晶体管201的垂直电场背栅效应。电子装置200包含外延生长的层堆叠，其包含形成在半导体衬底204上方的缓冲堆叠。堆叠结构的个别层在本文中被描述为氮化铝、氮化铝镓、氮化镓等，且个别层可具有任何合适化学计量的组成，其是或包含单独的或在另外存在少量杂质、伪影或其它材料(例如在与半导体产品的制造商相关联的个别处理步骤之后可能残留的材料)的情况下的所述组成材料。实例堆叠包含衬底204上方的氮化铝层206。在一个实例中，氮化铝层206在衬底204的上侧或顶侧上直接延伸并与之接触。在另一实例中，氮化铝层206与衬底204之间可存在其它材料，例如杂质或伪影或来自制造处理的残余材料。在一个实例中，氮化铝层206具有300到600nm的厚度。

多层组成梯度氮化铝镓缓冲堆叠208在氮化铝层206上方延伸。在此实例中，缓冲堆叠208包含是或包含氮化铝镓的三个层。在其它实例中，可使用不同数量的两个或更多个组成梯度氮化铝镓缓冲堆叠层。在不同实例中，可使用不同的缓冲堆叠布置，例如单个或双超晶格缓冲结构(未展示)。在图2的实例中，缓冲堆叠208包含位于氮化铝层206上方的第一氮化铝镓层211。在一个实例中，第一氮化铝镓层211直接在氮化铝层206的上侧或顶侧上延伸并与之接触。在另一实例中，第一氮化铝镓层211与氮化铝层206之间可存在其它材料，例如杂质或伪影或来自制造处理的残余材料。组成梯度AlGaN缓冲堆叠208还包含在第一氮化铝镓层211上方的第二氮化铝镓层212。在一个实例中，第二氮化铝镓层212直接在第一氮化铝镓层211的上侧或顶侧上延伸并与之接触。在另一实例中，第二氮化铝镓层212与第一氮化铝镓层211之间可存在其它材料，例如杂质或伪影或来自制造处理的残余材料。第三氮化铝镓层213在第二氮化铝镓层212上方延伸。在一个实例中，第三氮化铝镓层213直接在第二氮化铝镓层212的上侧或顶侧上延伸并与之接触。在另一实例中，第三氮化铝镓层213与第二氮化铝镓层212之间可存在其它材料，例如杂质或伪影或来自制造处理的残余材料。

在一个实例中，多层组成梯度氮化铝镓堆叠208包含在氮化铝层206上方的具有第一铝浓度的第一氮化铝镓子层211、在第一氮化铝镓子层211上方的具有小于第一铝浓度的第二铝浓度的氮化铝镓子层212、及在第二氮化铝镓子层212上方的具有小于第二铝浓度的第三铝浓度的第三氮化铝镓子层213。在一个实例中，第一铝浓度为60到70％，第二铝浓度为40到50％，且第三铝浓度为20到30％。在一个实例中，第一氮化铝镓层211具有300到600nm的厚度，第二氮化铝镓层212具有1.4到1.8μm的厚度，且第三氮化铝镓层213具有1.4到2.0μm的厚度。

电子装置200进一步包含位于多层组成梯度氮化铝镓堆叠208上方的氮化镓层214。在一个实例中，氮化镓层214具有0.5到2.0μm的厚度。在此或另一实例中，氮化镓层214具有0.1到1.0μm的厚度。在一个实施方案中，氮化镓层214包含碳。在一个实例中，氮化镓层214直接在第三氮化铝镓层213的上侧或顶侧上延伸并与之接触。在另一实例中，在氮化镓层214与第三氮化铝镓层213之间可存在其它材料，例如杂质或伪影或来自制造处理的残余材料。

电子装置200还包含位于缓冲结构上方的背势垒层216。在一个实例中，背势垒层216是或包含任何合适化学计量的氮化铝镓。在一个实例中，背势垒层216在氮化镓层214的顶侧与背势垒层216的底侧之间的界面215处直接在氮化镓层214的上侧或顶侧上延伸并与之接触。在另一实例中，背势垒层216与氮化镓层214之间可存在其它材料，例如杂质或伪影或来自制造处理的残余材料。背势垒层216具有厚度217，例如，从几十nm到几μm，例如20nm到5μm。在另一实例中，背势垒层216是或包含任何合适化学计量的氮化铝、氮化铟铝或氮化铟铝镓。

上部氮化镓层218在背势垒层216上方延伸。层218是或包含任何合适化学计量的氮化镓。在一个实例中，氮化镓层218具有0.1到1.0μm的厚度219。在一个实施方案中，氮化镓层218包含碳。在一个实例中，氮化镓层218直接在背势垒层216的上侧或顶侧上延伸并与之接触。在另一实例中，氮化镓层218与背势垒层216之间可存在其它材料，例如杂质或伪影或来自制造处理的残余材料。

电子装置200还包含异质外延结构，其具有在氮化镓层218上方的氮化铝层220及在氮化铝层220上方的氮化铝镓层221。在一个实例中，层220是或包含任何合适化学计量的氮化铝。在一个实例中，氮化铝层220直接在氮化镓层218的上侧或顶侧上延伸并与之接触。在另一实例中，氮化铝层220与氮化镓层218之间可存在其它材料，例如杂质或伪影或来自制造处理的残余材料。在此或另一实例中，层221是或包含任何合适化学计量的氮化铝镓。在一个实例中，氮化铝镓层221直接在氮化铝层220的上侧或顶侧上延伸并与之接触。在另一实例中，在氮化铝镓层221与氮化铝层220之间可存在其它材料，例如杂质或伪影或来自制造处理的残余材料。氮化铝镓层221与氮化铝层220之间的界面处的异质结形成二维电子气区域222。在一个实例中，包含层220及221的异质外延结构具有10到30nm的总厚度223。电子装置200还包含一或多个晶体管，其包含所示实施方案中的增强型高侧第一晶体管201及增强型低侧第二晶体管202。

在一个实例中，各种缓冲层及异质外延结构的层是使用外延生长沉积过程制造的，例如，一个连续外延沉积过程，其变量及材料在形成组成层的整个过程中变化，及/或两个或更多个连续外延沉积过程，其中在一个实例中具有约5.1μm的总厚度。在增强型晶体管201中，包含层220及221的异质外延结构具有约10到30nm的总厚度，且增强型晶体管202中的异质外延结构具有约10到20nm的总厚度。在一个实例中，氮化铝层220具有约

电子装置200包含空穴注入器结构226，其具有在氮化铝镓层221上方的经掺杂氮化镓结构224。空穴注入器结构226还包含导电结构，其部分位于经掺杂氮化镓层224上方并与之接触。在一个实例中，经掺杂氮化镓结构224是或包含植入p型杂质的任何合适化学计量的氮化镓(p-GaN，包含镁或其它p型杂质)。在一个实例中，经掺杂氮化镓结构224直接在氮化铝镓层221的上侧或顶侧上延伸并与之接触。在另一实例中，经掺杂氮化镓结构224与氮化铝镓层221之间可存在其它材料，例如杂质或伪影或来自制造处理的残余材料。在一个实例中，p掺杂氮化镓层224包含镁掺杂剂，且具有50到200nm的厚度，例如在一个实施方案中为约70nm。

在这种情况下，导电结构是导电的第一漏极触点，其是或包含钨、铜、铝或其它导电金属。电子装置200进一步包含隔离结构228，例如任何合适化学计量的二氧化硅，其在晶体管201与202之间向下延伸穿过氮化铝镓层221、氮化铝层220、氮化镓层218及背势垒层216，并部分地延伸到氮化镓层214中。在此或另一实例中，晶体管201与202之间的隔离是通过植入(未展示)完成的。

电子装置200还包含金属化结构，其具有第一金属前电介质(例如，PMD)层230，例如，包含氮化硅或二氧化硅，其中形成有各种导电金属结构，包含第一晶体管201的第一漏极触点或电极231，其至少部分地覆盖经掺杂氮化镓结构224。在一个实例中，导电结构231直接在经掺杂氮化镓结构224的上侧或顶侧的至少一部分上延伸并与之接触。在另一实例中，导电结构231与经掺杂氮化镓结构224之间可存在其它材料，例如杂质或伪影或来自制造处理的残余材料。

PMD层或级还包含第一晶体管201的第一源极触点或电极232及第一晶体管201的第一栅极触点或电极234。PMD层或级还包含第二晶体管202的第二漏极触点或电极235、第二晶体管202的第二源极触点或极236、第二晶体管202的第二栅极触点或电极238，以及一或多个导电触点或通孔239，其延伸穿过PMD层230并提供用于在第二金属化结构级中路由的各种晶体管端子的电互连。相应的第一晶体管201及第二晶体管202的导电漏极及源极触点231、235、232、236部分地在异质外延结构220、221中延伸，且相应的第一晶体管201及第二晶体管202的导电栅极触点234及238在异质外延结构220、221上延伸并与之接触。

在图2的电子装置200中，第一晶体管201及第二晶体管202是增强型晶体管。第一栅极262G1包含在异质外延结构220、221的氮化铝镓层221上方延伸并与之接触的第一经掺杂氮化镓栅极结构224(例如，p掺杂GaN)，及在第一经掺杂氮化氮化镓栅极结构224上方延伸的第一导电栅极接触结构234。第二栅极265G2包含在异质外延结构220、221的氮化铝镓层221上方延伸并与之接触的第二掺杂氮化镓栅极结构224(例如，p掺杂GaN)，及在第二经掺杂氮化镓栅极结构224上方延伸的第二导电栅极接触结构284。

图2中的电子装置200进一步包含具有电介质层250(例如，氮化硅或二氧化硅)的第二金属化结构级，所述电介质层250具有一或多个导电路由特征251(例如，铝、铜等)，例如以提供漏极、源极及栅极连接以及彼此之间及/或去往导电接合垫的相关联信号的路由，或其它外部暴露的导电特征，通过这些导电特征，晶体管201及202可与其它电路系统电互连，例如，使用到集成电路引线的接合线或引线框架电连接，例如经封装电子装置中的引脚或垫。

在此实例中，第一晶体管201具有第一漏极端子或引线261(D1)、第一栅极端子或引线262(G1)及第一源极端子或引线263(S1)。第二晶体管202具有第二漏极端子或引线264(D2)、第二栅极端子或引线265(G2)及第二源极端子或引线266(S2)，其中在一个实例中，端子在封装之后电耦合到成品电子装置200的导电引线。晶体管端子在本文中有时被称为漏极、栅极、源极等，参考其相关联的导电触点、通孔、导电路由特征及/或导电引线。

在所示实例中，第一漏极261D1部分地在异质外延结构220、221中延伸，第一栅极262G1在异质外延结构220、221上方延伸，并沿第一方向(例如，图中的“X”方向)与第一漏极261D1横向间隔开。第一源极263S1部分地在异质外延结构220、221中延伸，并沿第一方向X与第一栅极262G1横向间隔开。第二漏极264D2部分地在异质外延结构220、221中延伸，并通过图2中的导电路由特征251耦合到第一源极263S1，以形成开关节点SW。第二栅极265G2在异质外延结构220、221上方延伸，并沿第一方向X与第二漏极264D2横向间隔开。第二源极266S2部分地在异质外延结构220、221中延伸，并沿第一方向X与第二栅极265G2横向间隔开。

在图2的电子装置200中，第一晶体管201及第二晶体管202是增强型晶体管，且第一栅极262及第二栅极265(G1及G2)包含相应的栅极接触结构234及238，其在异质外延结构220、221的AlGaN层221上方的相应p掺杂GaN结构224上延伸并与之接触。此外，在此实例中，空穴注入器结构226的导电结构231耦合到第一漏极261(D1)。在此实例中，空穴注入器结构226邻近于第一漏极261(D1)并与之接触，且金属化结构包含将第一源极263(S1)电耦合到第二漏极264(D2)的导电路由特征251。在操作中，当第一漏极261D1相对于衬底204处于高电压且第一栅极262G1处于高于第一晶体管201的阈值电压的电压时，电子在氮化镓层218的顶表面处及附近的沟道区域中形成，如图2中的270处所指示。空穴注入器结构226的导电结构231处的高漏极电压导致空穴从p掺杂氮化镓结构224注入。注入的空穴在靠近背势垒层216的界面215的氮化镓层218的底侧处或其附近的缓冲区中形成空穴层，如图2中的272处所指示，以减轻第一晶体管201的垂直电场背栅效应。

图3展示具有第一及第二(例如，高侧及低侧)耗尽型氮化镓场效应晶体管301及302的另一实例电子装置300的部分截面侧视图，所述第一及第二耗尽型氮化镓晶体管具有在缓冲结构与氮化镓层之间的氮化铝镓背势垒层，及从第一晶体管的漏极触点横向向外间隔开并位于异质外延结构上方的空穴注入器结构。电子装置300包含半导体衬底304，例如硅。空穴注入器结构注入空穴以在背势垒及缓冲结构的界面附近形成空穴层，从而减轻第一晶体管301的垂直电场背栅效应。此结构帮助避免或减轻与此高电场相关联的背栅效应，并帮助在电子装置300的操作期间避免或减轻第一晶体管301的RDSON降低。

电子装置300包含外延生长的层堆叠，其包含形成在半导体衬底304上方的缓冲堆叠。堆叠结构的个别层在本文中被描述为氮化铝、氮化铝镓、氮化镓等，且个别层可具有任何合适化学计量的组成，其是或包含单独的或在另外存在少量杂质、伪影或其它材料(例如在与半导体产品的制造商相关联的个别处理步骤之后可能残留的材料)的情况下的所述组成材料。实例堆叠包含衬底304上方的氮化铝层306。在一个实例中，氮化铝层306在衬底304的上侧或顶侧上直接延伸并与之接触。在另一实例中，氮化铝层306与衬底304之间可存在其它材料，例如杂质或伪影或来自制造处理的残余材料。在一个实例中，氮化铝层306具有300到600nm的厚度。

多层组成梯度氮化铝镓缓冲堆叠308在氮化铝层306上方延伸。在此实例中，缓冲堆叠308包含是或包含氮化铝镓的三个层。在其它实例中，可使用不同数量的两个或更多个组成梯度氮化铝镓缓冲堆叠层。在不同实例中，可使用不同的缓冲堆叠布置，例如单个或双超晶格缓冲结构(未展示)。在图3的实例中，缓冲堆叠308包含位于氮化铝层306上方的第一氮化铝镓层311。在一个实例中，第一氮化铝镓层311直接在氮化铝层306的上侧或顶侧上延伸并与之接触。在另一实例中，第一氮化铝镓层311与氮化铝层306之间可存在其它材料，例如杂质或伪影或来自制造处理的残余材料。组成梯度AlGaN缓冲堆叠308还包含在第一氮化铝镓层311上方的第二氮化铝镓层312。在一个实例中，第二氮化铝镓层312直接在第一氮化铝镓层311的上侧或顶侧上延伸并与之接触。在另一实例中，第二氮化铝镓层312与第一氮化铝镓层311之间可存在其它材料，例如杂质或伪影或来自制造处理的残余材料。第三氮化铝镓层313在第二氮化铝镓层312上方延伸。在一个实例中，第三氮化铝镓层313直接在第二氮化铝镓层312的上侧或顶侧上延伸并与之接触。在另一实例中，第三氮化铝镓层313与第二氮化铝镓层312之间可存在其它材料，例如杂质或伪影或来自制造处理的残余材料。

在一个实例中，多层组成梯度氮化铝镓堆叠308包含在氮化铝层306上方的具有第一铝浓度的第一氮化铝镓子层311、在第一氮化铝镓子层311上方的具有小于第一铝浓度的第二铝浓度的氮化铝镓子层312、及在第二氮化铝镓子层312上方的具有小于第二铝浓度的第三铝浓度的第三氮化铝镓子层313。在一个实例中，第一铝浓度为60到70％，第二铝浓度为40到50％，且第三铝浓度为20到30％。在一个实例中，第一氮化铝镓层311具有300到600nm的厚度，第二氮化铝镓层312具有1.4到1.8μm的厚度，且第三氮化铝镓层313具有1.4到2.0μm的厚度。

电子装置300进一步包含位于多层组成梯度氮化铝镓堆叠308上方的氮化镓层314。在一个实例中，氮化镓层314具有0.5到2.0μm的厚度。在此或另一实例中，氮化镓层314具有0.1到1.0μm的厚度。在一个实施方案中，氮化镓层314包含碳。在一个实例中，氮化镓层314直接在第三氮化铝镓层313的上侧或顶侧上延伸并与之接触。在另一实例中，在氮化镓层314与第三氮化铝镓层313之间可存在其它材料，例如杂质或伪影或来自制造处理的残余材料。

电子装置300还包含位于缓冲结构上方的背势垒层316。在一个实例中，背势垒层316是或包含任何合适化学计量的氮化铝镓。在一个实例中，背势垒层316在氮化镓层314的顶侧与背势垒层316的底侧之间的界面315处直接在氮化镓层314的上侧或顶侧上延伸并与之接触。在另一实例中，背势垒层316与氮化镓层314之间可存在其它材料，例如杂质或伪影或来自制造处理的残余材料。背势垒层316具有厚度317，例如，从几十nm到几μm，例如20nm到5μm。在另一实例中，背势垒层316是或包含任何合适化学计量的氮化铝(AlN)、氮化铟铝(InAlN)或氮化铟铝镓(InAlGaN)。

上部氮化镓层318在背势垒层316上方延伸。层318是或包含任何合适化学计量的氮化镓。在一个实例中，氮化镓层318具有0.1到1.0μm的厚度319。在一个实施方案中，氮化镓层318包含碳。在一个实例中，氮化镓层318直接在背势垒层316的上侧或顶侧上延伸并与之接触。在另一实例中，氮化镓层318与背势垒层316之间可存在其它材料，例如杂质或伪影或来自制造处理的残余材料。

电子装置300还包含异质外延结构，其具有在氮化镓层318上方的氮化铝层320及在氮化铝层320上方的氮化铝镓层321。在一个实例中，层320是或包含任何合适化学计量的氮化铝。在一个实例中，氮化铝层320直接在氮化镓层318的上侧或顶侧上延伸并与之接触。在另一实例中，氮化铝层320与氮化镓层318之间可存在其它材料，例如杂质或伪影或来自制造处理的残余材料。在此或另一实例中，层321是或包含任何合适化学计量的氮化铝镓。在一个实例中，氮化铝镓层321直接在氮化铝层320的上侧或顶侧上延伸并与之接触。在另一实例中，在氮化铝镓层321与氮化铝层320之间可存在其它材料，例如杂质或伪影或来自制造处理的残余材料。氮化铝镓层321与氮化铝层320之间的界面处的异质结形成二维电子气区域322。在一个实例中，包含层320及321的异质外延结构具有10到30nm的总厚度323。电子装置300还包含一或多个晶体管，其包含所示实施方案中的耗尽型高侧第一晶体管301及耗尽型低侧第二晶体管302。

在一个实例中，各种缓冲层及异质外延结构的层是使用外延生长沉积过程制造的，例如，一个连续外延沉积过程，其变量及材料在形成组成层的整个过程中变化，及/或两个或更多个连续外延沉积过程，其中在一个实例中具有约5.1μm的总厚度。在耗尽型晶体管301中，包含层320及321的异质外延结构具有约10到30nm的总厚度，且耗尽型晶体管302中的异质外延结构具有约10到20nm的总厚度。在一个实例中，氮化铝层320具有约

电子装置300包含空穴注入器结构326，其具有在氮化铝镓层321上方的经掺杂氮化镓结构324。空穴注入器结构326还包含导电结构325，其形成为部分位于掺杂氮化镓结构324上方并与之接触的触点或通孔。在一个实例中，经掺杂氮化镓结构324是或包含植入p型杂质的任何合适化学计量的氮化镓(p-GaN，包含镁或其它p型杂质)。在一个实例中，经掺杂氮化镓结构324直接在氮化铝镓层321的上侧或顶侧上延伸并与之接触。在另一实例中，经掺杂氮化镓结构324与氮化铝镓层321之间可存在其它材料，例如杂质或伪影或来自制造处理的残余材料。在一个实例中，p掺杂氮化镓层324包含镁掺杂剂，且具有50到200nm的厚度，例如在一个实施方案中为约70nm。导电结构325是或包含钨、铜、铝或其它导电金属。电子装置300进一步包含隔离结构328，例如任何合适化学计量的二氧化硅，其在晶体管301与302之间向下延伸穿过氮化铝镓层321、氮化铝层320、氮化镓层318及背势垒层316，并部分地延伸到氮化镓层314中。在此或另一实例中，晶体管301与302之间的隔离是通过植入(未展示)完成的。

电子装置300还包含金属化结构，其具有第一金属前电介质(例如，PMD)层330，例如，包含氮化硅或二氧化硅，其中形成有各种导电金属结构，包含导电结构325。在一个实例中，导电结构325直接在经掺杂氮化镓结构324的上侧或顶侧的至少一部分上延伸并与之接触。在另一实例中，导电结构325与经掺杂氮化镓结构324之间可存在其它材料，例如杂质或伪影或来自制造处理的残余材料。

PMD层或级还包含第一晶体管301的第一漏极触点或电极331、第一晶体管301的第一源极触点或电极332，及第一晶体管301的第一栅极触点或电极334。PMD层或级进一步包含第二晶体管302的第二漏极触点或电极335、第二晶体管302的第二源极触点或极336、第二晶体管302的第二栅极触点或电极338，以及一或多个导电触点或通孔339，其延伸穿过PMD层330并提供用于在第二金属化结构级中路由的各种晶体管端子的电互连。相应的第一晶体管301及第二晶体管302的导电漏极及源极触点331、335、332、336部分地在异质外延结构320、321中延伸，且相应的第一晶体管301及第二晶体管302的导电栅极触点334及338在异质外延结构320、321上延伸并与之接触。

图3中的电子装置300进一步包含具有电介质层350(例如，氮化硅或二氧化硅)的第二金属化结构级，所述电介质层350具有一或多个导电路由特征351(例如，铝、铜等)，例如以提供漏极、源极及栅极连接以及彼此之间及/或去往导电接合垫的相关联信号的路由，或其它外部暴露的导电特征，通过这些导电特征，晶体管301及302可与其它电路系统电互连，例如，使用到集成电路引线的接合线或引线框架电连接，例如经封装电子装置中的引脚或垫。

在此实例中，第一晶体管301具有第一漏极端子或引线361(D1)、第一栅极端子或引线362(G1)及第一源极端子或引线363(S1)。第二晶体管302具有第二漏极端子或引线364(D2)、第二栅极端子或引线365(G2)及第二源极端子或引线366(S2)，其中在一个实例中，端子在封装之后电耦合到成品电子装置300的导电引线。在所示实例中，第一漏极361D1部分地在异质外延结构320、321中延伸，第一栅极362G1在异质外延结构320、321上方延伸，并沿第一方向(例如，图中的“X”方向)与第一漏极361D1横向间隔开。第一源极363S1部分地在异质外延结构320、321中延伸，并沿第一方向X与第一栅极362G1横向间隔开。第二漏极364D2部分地在异质外延结构320、321中延伸，并通过图3中的导电路由特征351耦合到第一源极363S1，以形成开关节点SW。第二栅极365G2在异质外延结构320、321上方延伸，并沿第一方向X与第二漏极364D2横向间隔开。第二源极366S2部分地在异质外延结构320、321中延伸，并沿第一方向X与第二栅极365G2横向间隔开。

此外，在此实例中，空穴注入器结构326沿第一方向X与第一漏极361(D1)横向间隔开，且第一漏极361(D1)沿第一方向X与空穴注入器结构326及第一栅极362(G1)横向间隔开并位于空穴注入器结构326与第一栅极362(G2)之间。另外，在此实例中，金属化结构将空穴注入器结构326电耦合到第一栅极362(G1)。在操作中，当第一晶体管301接通时，空穴注入器结构326操作以将空穴向下注入到GaN层318中。在另一实施方案中，空穴注入器结构326的导电结构325耦合到受控电压节点(未展示)，以例如当第一栅极362(G1)被通电以接通第一晶体管301时，选择性地向空穴注入器结构326提供正电压信号。

在图3的电子装置300中，第一晶体管301及第二晶体管302是耗尽型晶体管，且第一栅极362及第二栅极365(G1及G2)包含相应的栅极接触结构334及338，其在异质外延结构320、321的AlGaN层321上延伸并与之接触。此外，在此实例中，空穴注入器结构326的导电结构325耦合到第一栅极362(G1)。在此实例中，金属化结构包含将第一源极363(S1)电耦合到第二漏极364(D2)的导电路由特征351。在操作中，当第一晶体管301接通且第一漏极D1相对于衬底304处于高电压且第一栅极362G1处于高于第一晶体管301的阈值电压的电压时，电子在氮化镓层318的顶表面处及附近的沟道区域中形成，如图3中的370处所指示。空穴注入器结构326的导电结构325处的电压导致空穴从p掺杂氮化镓结构324注入。注入的空穴在靠近背势垒层316的界面315的氮化镓层318的底侧处或其附近的缓冲区中形成空穴层，如图3中的372处所指示，以减轻第一晶体管301的垂直电场背栅效应。

图4展示另一电子装置400的部分截面侧视图，电子装置400具有第一增强型氮化镓晶体管401及第二增强型氮化镓晶体管402以及缓冲结构与氮化镓层之间的氮化铝镓背势垒层，以及与第一晶体管的漏极触点横向向外间隔开并位于异质外延结构上方的空穴注入器结构。电子装置400包含外延生长的层堆叠，其包含形成在半导体衬底404上方的缓冲堆叠。堆叠结构的个别层在本文中被描述为氮化铝、氮化铝镓、氮化镓等，且个别层可具有任何合适化学计量的组成，其是或包含单独的或在另外存在少量杂质、伪影或其它材料(例如在与半导体产品的制造商相关联的个别处理步骤之后可能残留的材料)的情况下的所述组成材料。实例堆叠包含衬底404上方的氮化铝层406。在一个实例中，氮化铝层406在衬底404的上侧或顶侧上直接延伸并与之接触。在另一实例中，氮化铝层406与衬底404之间可存在其它材料，例如杂质或伪影或来自制造处理的残余材料。在一个实例中，氮化铝层406具有300到600nm的厚度。

多层组成梯度氮化铝镓缓冲堆叠408在氮化铝层406上方延伸。在此实例中，缓冲堆叠408包含是或包含氮化铝镓的三个层。在其它实例中，可使用不同数量的两个或更多个组成梯度氮化铝镓缓冲堆叠层。在不同实例中，可使用不同的缓冲堆叠布置，例如单个或双超晶格缓冲结构(未展示)。在图4的实例中，缓冲堆叠408包含位于氮化铝层406上方的第一氮化铝镓层411。在一个实例中，第一氮化铝镓层411直接在氮化铝层406的上侧或顶侧上延伸并与之接触。在另一实例中，第一氮化铝镓层411与氮化铝层406之间可存在其它材料，例如杂质或伪影或来自制造处理的残余材料。组成梯度AlGaN缓冲堆叠408还包含在第一氮化铝镓层411上方的第二氮化铝镓层412。在一个实例中，第二氮化铝镓层412直接在第一氮化铝镓层411的上侧或顶侧上延伸并与之接触。在另一实例中，第二氮化铝镓层412与第一氮化铝镓层411之间可存在其它材料，例如杂质或伪影或来自制造处理的残余材料。第三氮化铝镓层413在第二氮化铝镓层412上方延伸。在一个实例中，第三氮化铝镓层413直接在第二氮化铝镓层412的上侧或顶侧上延伸并与之接触。在另一实例中，第三氮化铝镓层413与第二氮化铝镓层412之间可存在其它材料，例如杂质或伪影或来自制造处理的残余材料。

在一个实例中，多层组成梯度氮化铝镓堆叠408包含在氮化铝层406上方的具有第一铝浓度的第一氮化铝镓子层411、在第一氮化铝镓子层411上方的具有小于第一铝浓度的第二铝浓度的氮化铝镓子层412、及在第二氮化铝镓子层412上方的具有小于第二铝浓度的第三铝浓度的第三氮化铝镓子层413。在一个实例中，第一铝浓度为60到70％，第二铝浓度为40到50％，且第三铝浓度为20到30％。在一个实例中，第一氮化铝镓层411具有300到600nm的厚度，第二氮化铝镓层412具有1.4到1.8μm的厚度，且第三氮化铝镓层413具有1.4到2.0μm的厚度。

电子装置400进一步包含位于多层组成梯度氮化铝镓堆叠408上方的氮化镓层414。在一个实例中，氮化镓层414具有0.5到2.0μm的厚度。在此或另一实例中，氮化镓层414具有0.1到1.0μm的厚度。在一个实施方案中，氮化镓层414包含碳。在一个实例中，氮化镓层414直接在第三氮化铝镓层413的上侧或顶侧上延伸并与之接触。在另一实例中，在氮化镓层414与第三氮化铝镓层413之间可存在其它材料，例如杂质或伪影或来自制造处理的残余材料。

电子装置400还包含位于缓冲结构上方的背势垒层416。在一个实例中，背势垒层416是或包含任何合适化学计量的氮化铝镓。在一个实例中，背势垒层416在氮化镓层414的顶侧与背势垒层416的底侧之间的界面415处直接在氮化镓层414的上侧或顶侧上延伸并与之接触。在另一实例中，背势垒层416与氮化镓层414之间可存在其它材料，例如杂质或伪影或来自制造处理的残余材料。背势垒层416具有厚度417，例如，从几十nm到几μm，例如20nm到5μm。在另一实例中，背势垒层416是或包含任何合适化学计量的氮化铝、氮化铟铝或氮化铟铝镓。

上部氮化镓层418在背势垒层416上方延伸。层418是或包含任何合适化学计量的氮化镓。在一个实例中，氮化镓层418具有0.1到1.0μm的厚度419。在一个实施方案中，氮化镓层418包含碳。在一个实例中，氮化镓层418直接在背势垒层416的上侧或顶侧上延伸并与之接触。在另一实例中，氮化镓层418与背势垒层416之间可存在其它材料，例如杂质或伪影或来自制造处理的残余材料。

电子装置400还包含异质外延结构，其具有在氮化镓层418上方的氮化铝层420及在氮化铝层420上方的氮化铝镓层421。在一个实例中，层420是或包含任何合适化学计量的氮化铝。在一个实例中，氮化铝层420直接在氮化镓层418的上侧或顶侧上延伸并与之接触。在另一实例中，氮化铝层420与氮化镓层418之间可存在其它材料，例如杂质或伪影或来自制造处理的残余材料。在此或另一实例中，层421是或包含任何合适化学计量的氮化铝镓。在一个实例中，氮化铝镓层421直接在氮化铝层420的上侧或顶侧上延伸并与之接触。在另一实例中，在氮化铝镓层421与氮化铝层420之间可存在其它材料，例如杂质或伪影或来自制造处理的残余材料。氮化铝镓层421与氮化铝层420之间的界面处的异质结形成二维电子气区域422。在一个实例中，包含层420及421的异质外延结构具有10到30nm的总厚度423。电子装置400还包含一或多个晶体管，其包含所示实施方案中的增强型高侧第一晶体管401及增强型低侧第二晶体管402。

在一个实例中，各种缓冲层及异质外延结构的层是使用外延生长沉积过程制造的，例如，一个连续外延沉积过程，其变量及材料在形成组成层的整个过程中变化，及/或两个或更多个连续外延沉积过程，其中在一个实例中具有约5.1μm的总厚度。在增强型晶体管401中，包含层420及421的异质外延结构具有约10到30nm的总厚度，且增强型晶体管402中的异质外延结构具有约10到20nm的总厚度。在一个实例中，氮化铝层420具有约

电子装置400包含空穴注入器结构426，其具有在氮化铝镓层421上方的经掺杂氮化镓结构424。空穴注入器结构426还包含导电结构425，其形成为部分位于掺杂氮化镓结构424上方并与之接触的触点或通孔。在一个实例中，经掺杂氮化镓结构424是或包含植入p型杂质的任何合适化学计量的氮化镓(p-GaN，包含镁或其它p型杂质)。在一个实例中，经掺杂氮化镓结构424直接在氮化铝镓层421的上侧或顶侧上延伸并与之接触。在另一实例中，经掺杂氮化镓结构424与氮化铝镓层421之间可存在其它材料，例如杂质或伪影或来自制造处理的残余材料。在一个实例中，p掺杂氮化镓层424包含镁掺杂剂，且具有50到200nm的厚度，例如在一个实施方案中为约70nm。导电结构425是或包含钨、铜、铝或其它导电金属。电子装置400进一步包含隔离结构428，例如任何合适化学计量的二氧化硅，其在晶体管401与402之间向下延伸穿过氮化铝镓层421、氮化铝层420、氮化镓层418及背势垒层416，并部分地延伸到氮化镓层414中。在此或另一实例中，晶体管401与402之间的隔离是通过植入(未展示)完成的。

电子装置400还包含金属化结构，其具有第一金属前电介质(例如，PMD)层430，例如，包含氮化硅或二氧化硅，其中形成有各种导电金属结构，包含导电结构425。在一个实例中，导电结构425直接在经掺杂氮化镓结构424的上侧或顶侧的至少一部分上延伸并与之接触。在另一实例中，导电结构425与经掺杂氮化镓结构424之间可存在其它材料，例如杂质或伪影或来自制造处理的残余材料。

PMD层或级还包含第一晶体管401的第一漏极触点或电极431、第一晶体管401的第一源极触点或电极432，及第一晶体管401的第一栅极触点或电极434。PMD层或级进一步包含第二晶体管402的第二漏极触点或电极435、第二晶体管402的第二源极触点或电极436、第二晶体管402的第二栅极触点或电极438，以及一或多个导电触点或通孔439，其延伸穿过PMD层430并提供用于在第二金属化结构级中路由的各种晶体管端子的电互连。相应的第一晶体管401及第二晶体管402的导电漏极及源极触点431、435、432、436部分地在异质外延结构420、421中延伸，且相应的第一晶体管401及第二晶体管402的导电栅极触点434及438在异质外延结构420、421上延伸并与之接触。

图4中的电子装置400进一步包含具有电介质层450(例如，氮化硅或二氧化硅)的第二金属化结构级，所述电介质层450具有一或多个导电路由特征451(例如，铝、铜等)，例如以提供漏极、源极及栅极连接以及彼此之间及/或去往导电接合垫的相关联信号的路由，或其它外部暴露的导电特征，通过这些导电特征，晶体管401及402可与其它电路系统电互连，例如，使用到集成电路引线的接合线或引线框架电连接，例如经封装电子装置中的引脚或垫。

在此实例中，第一晶体管401具有第一漏极端子或引线461(D1)、第一栅极端子或引线462(G1)及第一源极端子或引线463(S1)。第二晶体管402具有第二漏极端子或引线464(D2)、第二栅极端子或引线465(G2)及第二源极端子或引线466(S2)，其中在一个实例中，端子在封装之后电耦合到成品电子装置400的导电引线。在图4的电子装置400中，第一晶体管401及第二晶体管402是增强型晶体管，且第一栅极462及第二栅极465(G1及G2)包含相应的栅极接触结构434及438，其在异质外延结构420、421的AlGaN层421上方的相应p掺杂GaN结构424上延伸并与之接触。

在所示实例中，第一漏极461D1部分地在异质外延结构420、421中延伸，第一栅极462G1在异质外延结构420、421上方的相应p掺杂GaN结构424上方延伸并与之接触，并沿第一方向(例如，图中的“X”方向)与第一漏极461D1横向间隔开。第一源极463S1部分地在异质外延结构420、421中延伸，并沿第一方向X与第一栅极462G1横向间隔开。第二漏极464D2部分地在异质外延结构420、421中延伸，并通过图4中的导电路由特征451耦合到第一源极463S1，以形成开关节点SW。第二栅极465G2在异质外延结构420、421上方的相应p掺杂GaN结构424上方延伸并与之接触，并沿第一方向X与第二漏极464D2横向间隔开。第二源极466S2部分地在异质外延结构420、421中延伸，并沿第一方向X与第二栅极465G2横向间隔开。

此外，在此实例中，空穴注入器结构426沿第一方向X与第一漏极461(D1)横向间隔开并横向向外，且第一漏极461(D1)沿第一方向X与空穴注入器结构426及第一栅极462(G1)横向间隔开并位于空穴注入器结构426与第一栅极462(G1)之间。此外，在此实例中，金属化结构将空穴注入器结构426电耦合到第一栅极462(G1)。在操作中，当第一晶体管401接通时，空穴注入器结构426操作以以将空穴向下注入到GaN层418中。在另一实施方案中，空穴注入器结构426的导电结构425耦合到受控电压节点(未展示)，以例如当第一栅极462(G1)被通电以接通第一晶体管401时，选择性地向空穴注入器结构426提供正电压信号。

在图4的电子装置400中，空穴注入器结构426的导电结构425耦合到第一栅极462(G1)。在此实例中，金属化结构包含将第一源极463(S1)电耦合到第二漏极464(D2)的导电路由特征451。在操作中，当第一晶体管401接通且第一漏极D1相对于衬底404处于高电压且第一栅极462G1处于高于第一晶体管401的阈值电压的电压时，电子在氮化镓层418的顶表面处及附近的沟道区域中形成，如图4中的470处所指示。空穴注入器结构426的导电结构425处的电压导致空穴从p掺杂氮化镓结构424注入。注入的空穴在靠近背势垒层416的界面415的氮化镓层418的底侧处或其附近的缓冲区中形成空穴层，如图4中的472处所指示，以减轻第一晶体管401的垂直电场背栅效应。

图5展示具有第一耗尽型氮化镓晶体管501及第二耗尽型氮化镓晶体管502的另一电子装置500的部分截面侧视图，所述第一及第二耗尽型氮化镓晶体管具有在缓冲结构与氮化镓层之间的氮化铝镓背势垒层，及从第一晶体管的漏极触点及栅极横向向外间隔开并位于异质外延结构上方的空穴注入器结构。电子装置500包含半导体衬底504，例如硅。空穴注入器结构注入空穴以在背势垒及缓冲结构的界面附近形成空穴层，从而减轻第一晶体管501的垂直电场背栅效应。此结构帮助避免或减轻与此高电场相关联的背栅效应，并帮助在电子装置500的操作期间避免或减轻第一晶体管501的RDSON降低。

电子装置500包含外延生长的层堆叠，其包含形成在半导体衬底504上方的缓冲堆叠。堆叠结构的个别层在本文中被描述为氮化铝、氮化铝镓、氮化镓等，且个别层可具有任何合适化学计量的组成，其是或包含单独的或在另外存在少量杂质、伪影或其它材料(例如在与半导体产品的制造商相关联的个别处理步骤之后可能残留的材料)的情况下的所述组成材料。实例堆叠包含衬底504上方的氮化铝层506。在一个实例中，氮化铝层506在衬底504的上侧或顶侧上直接延伸并与之接触。在另一实例中，氮化铝层506与衬底504之间可存在其它材料，例如杂质或伪影或来自制造处理的残余材料。在一个实例中，氮化铝层506具有300到600nm的厚度。

多层组成梯度氮化铝镓缓冲堆叠508在氮化铝层506上方延伸。在此实例中，缓冲堆叠508包含是或包含氮化铝镓的三个层。在其它实例中，可使用不同数量的两个或更多个组成梯度氮化铝镓缓冲堆叠层。在不同实例中，可使用不同的缓冲堆叠布置，例如单个或双超晶格缓冲结构(未展示)。在图5的实例中，缓冲堆叠508包含位于氮化铝层506上方的第一氮化铝镓层511。在一个实例中，第一氮化铝镓层511直接在氮化铝层506的上侧或顶侧上延伸并与之接触。在另一实例中，第一氮化铝镓层511与氮化铝层506之间可存在其它材料，例如杂质或伪影或来自制造处理的残余材料。组成梯度AlGaN缓冲堆叠508还包含在第一氮化铝镓层511上方的第二氮化铝镓层512。在一个实例中，第二氮化铝镓层512直接在第一氮化铝镓层511的上侧或顶侧上延伸并与之接触。在另一实例中，第二氮化铝镓层512与第一氮化铝镓层511之间可存在其它材料，例如杂质或伪影或来自制造处理的残余材料。第三氮化铝镓层513在第二氮化铝镓层512上方延伸。在一个实例中，第三氮化铝镓层513直接在第二氮化铝镓层512的上侧或顶侧上延伸并与之接触。在另一实例中，第三氮化铝镓层513与第二氮化铝镓层512之间可存在其它材料，例如杂质或伪影或来自制造处理的残余材料。

在一个实例中，多层组成梯度氮化铝镓堆叠508包含在氮化铝层506上方的具有第一铝浓度的第一氮化铝镓子层511、在第一氮化铝镓子层511上方的具有小于第一铝浓度的第二铝浓度的氮化铝镓子层512、及在第二氮化铝镓子层512上方的具有小于第二铝浓度的第三铝浓度的第三氮化铝镓子层513。在一个实例中，第一铝浓度为60到70％，第二铝浓度为40到50％，且第三铝浓度为20到30％。在一个实例中，第一氮化铝镓层511具有300到600nm的厚度，第二氮化铝镓层512具有1.4到1.8μm的厚度，且第三氮化铝镓层513具有1.4到2.0μm的厚度。

电子装置500进一步包含位于多层组成梯度氮化铝镓堆叠508上方的氮化镓层514。在一个实例中，氮化镓层514具有0.5到2.0μm的厚度。在此或另一实例中，氮化镓层514具有0.1到1.0μm的厚度。在一个实施方案中，氮化镓层514包含碳。在一个实例中，氮化镓层514直接在第三氮化铝镓层513的上侧或顶侧上延伸并与之接触。在另一实例中，在氮化镓层514与第三氮化铝镓层513之间可存在其它材料，例如杂质或伪影或来自制造处理的残余材料。

电子装置500还包含位于缓冲结构上方的背势垒层516。在一个实例中，背势垒层516是或包含任何合适化学计量的氮化铝镓。在一个实例中，背势垒层516在氮化镓层514的顶侧与背势垒层516的底侧之间的界面515处直接在氮化镓层514的上侧或顶侧上延伸并与之接触。在另一实例中，背势垒层516与氮化镓层514之间可存在其它材料，例如杂质或伪影或来自制造处理的残余材料。背势垒层516具有厚度517，例如，从几十nm到几μm，例如20nm到5μm。在另一实例中，背势垒层516是或包含任何合适化学计量的氮化铝、氮化铟铝或氮化铟铝镓。

上部氮化镓层518在背势垒层516上方延伸。层518是或包含任何合适化学计量的氮化镓。在一个实例中，氮化镓层518具有0.1到1.0μm的厚度519。在一个实施方案中，氮化镓层518包含碳。在一个实例中，氮化镓层518直接在背势垒层516的上侧或顶侧上延伸并与之接触。在另一实例中，氮化镓层518与背势垒层516之间可存在其它材料，例如杂质或伪影或来自制造处理的残余材料。

电子装置500还包含异质外延结构，其具有在氮化镓层518上方的氮化铝层520及在氮化铝层520上方的氮化铝镓层521。在一个实例中，层520是或包含任何合适化学计量的氮化铝。在一个实例中，氮化铝层520直接在氮化镓层518的上侧或顶侧上延伸并与之接触。在另一实例中，氮化铝层520与氮化镓层518之间可存在其它材料，例如杂质或伪影或来自制造处理的残余材料。在此或另一实例中，层521是或包含任何合适化学计量的氮化铝镓。在一个实例中，氮化铝镓层521直接在氮化铝层520的上侧或顶侧上延伸并与之接触。在另一实例中，在氮化铝镓层521与氮化铝层520之间可存在其它材料，例如杂质或伪影或来自制造处理的残余材料。氮化铝镓层521与氮化铝层520之间的界面处的异质结形成二维电子气区域522。在一个实例中，包含层520及521的异质外延结构具有10到30nm的总厚度523。电子装置500还包含一或多个晶体管，其包含所示实施方案中的耗尽型高侧第一晶体管501及耗尽型低侧第二晶体管502。

在一个实例中，各种缓冲层及异质外延结构的层是使用外延生长沉积过程制造的，例如，一个连续外延沉积过程，其变量及材料在形成组成层的整个过程中变化，及/或两个或更多个连续外延沉积过程，其中在一个实例中具有约5.1μm的总厚度。在耗尽型晶体管501中，包含层520及521的异质外延结构具有约10到30nm的总厚度，且耗尽型晶体管502中的异质外延结构具有约10到20nm的总厚度。在一个实例中，氮化铝层520具有约

电子装置500包含空穴注入器结构526，其具有在氮化铝镓层521上方的经掺杂氮化镓结构524。空穴注入器结构526还包含导电结构525，其形成为部分位于掺杂氮化镓结构524上方并与之接触的触点或通孔。在一个实例中，经掺杂氮化镓结构524是或包含植入p型杂质的任何合适化学计量的氮化镓(p-GaN，包含镁或其它p型杂质)。在一个实例中，经掺杂氮化镓结构524直接在氮化铝镓层521的上侧或顶侧上延伸并与之接触。在另一实例中，经掺杂氮化镓结构524与氮化铝镓层521之间可存在其它材料，例如杂质或伪影或来自制造处理的残余材料。在一个实例中，p掺杂氮化镓层524包含镁掺杂剂，且具有50到200nm的厚度，例如在一个实施方案中为约70nm。导电结构525是或包含钨、铜、铝或其它导电金属。电子装置500进一步包含隔离结构528，例如任何合适化学计量的二氧化硅，其在晶体管501与502之间向下延伸穿过氮化铝镓层521、氮化铝层520、氮化镓层518及背势垒层516，并部分地延伸到氮化镓层514中。在此或另一实例中，晶体管501与502之间的隔离是通过植入(未展示)完成的。

电子装置500还包含金属化结构，其具有第一金属前电介质(例如，PMD)层530，例如，包含氮化硅或二氧化硅，其中形成有各种导电金属结构，包含导电结构525。在一个实例中，导电结构525直接在经掺杂氮化镓结构524的上侧或顶侧的至少一部分上延伸并与之接触。在另一实例中，导电结构525与经掺杂氮化镓结构524之间可存在其它材料，例如杂质或伪影或来自制造处理的残余材料。

PMD层或级还包含第一晶体管501的第一漏极触点或电极531、第一晶体管501的第一源极触点或电极532，及第一晶体管501的第一栅极触点或电极534。PMD层或级进一步包含第二晶体管502的第二漏极触点或电极535、第二晶体管502的第二源极触点或极536、第二晶体管502的第二栅极触点或电极538，以及一或多个导电触点或通孔539，其延伸穿过PMD层530并提供用于在第二金属化结构级中路由的各种晶体管端子的电互连。相应的第一晶体管501及第二晶体管502的导电漏极及源极触点531、535、532、536部分地在异质外延结构520、521中延伸，且相应的第一晶体管501及第二晶体管502的导电栅极触点534及538在异质外延结构520、521上延伸并与之接触。

图5中的电子装置500进一步包含具有电介质层550(例如，氮化硅或二氧化硅)的第二金属化结构级，所述电介质层550具有一或多个导电路由特征551(例如，铝、铜等)，例如以提供漏极、源极及栅极连接以及彼此之间及/或去往导电接合垫的相关联信号的路由，或其它外部暴露的导电特征，通过这些导电特征，晶体管501及502可与其它电路系统电互连，例如，使用到集成电路引线的接合线或引线框架电连接，例如经封装电子装置中的引脚或垫。

在此实例中，第一晶体管501具有第一漏极端子或引线561(D1)、第一栅极端子或引线562(G1)及第一源极端子或引线563(S1)。第二晶体管502具有第二漏极端子或引线564(D2)、第二栅极端子或引线565(G2)及第二源极端子或引线566(S2)，其中在一个实例中，端子在封装之后电耦合到成品电子装置500的导电引线。在所示实例中，第一漏极561D1部分地在异质外延结构520、521中延伸，第一栅极562G1在异质外延结构520、521上方延伸，并沿第一方向X与第一漏极561D1横向间隔开。第一源极563S1部分地在异质外延结构520、521中延伸，并沿第一方向X与第一栅极562G1横向间隔开。第二漏极564D2部分地在异质外延结构520、521中延伸，并通过图5中的导电路由特征551耦合到第一源极563S1，以形成开关节点SW。第二栅极565G2在异质外延结构520、521上方延伸，并沿第一方向X与第二漏极564D2横向间隔开。第二源极566S2部分地在异质外延结构520、521中延伸，并沿第一方向X与第二栅极565G2横向间隔开。

在此实例中，空穴注入器结构526沿第一方向X与第一漏极561(D1)及第一栅极562(G1)横向间隔开并位于第一漏极561(D1)与第一栅极562(G1)之间。另外，在此实例中，金属化结构将空穴注入器结构526电耦合到第一栅极562(G1)。在操作中，当第一晶体管501接通时，空穴注入器结构526操作以将空穴向下注入到GaN层518中。在另一实施方案中，空穴注入器结构526的导电结构525耦合到受控电压节点(未展示)，以例如当第一栅极562(G1)被通电以接通第一晶体管501时，选择性地向空穴注入器结构526提供正电压信号。在此实例中，第一晶体管501及第二晶体管502是耗尽型晶体管，且第一栅极562及第二栅极565(G1及G2)包含相应的栅极接触结构534及538，其在异质外延结构520、521的AlGaN层521上延伸并与之接触。在此实例中，空穴注入器结构526的导电结构525耦合到第一栅极562(G1)。金属化结构包含将第一源极563(S1)电耦合到第二漏极564(D2)的导电路由特征551。在操作中，当第一晶体管501接通且第一漏极D1相对于衬底504处于高电压且第一栅极562G1处于高于第一晶体管501的阈值电压的电压时，电子在氮化镓层518的顶表面处及附近的沟道区域中形成，如图5中的570处所指示。空穴注入器结构526的导电结构525处的电压导致空穴从p掺杂氮化镓结构524注入。注入的空穴在靠近背势垒层516的界面515的氮化镓层518的底侧处或其附近的缓冲区中形成空穴层，如图5中的572处所指示，以减轻第一晶体管501的垂直电场背栅效应。

图6展示具有第一增强型氮化镓晶体管601及第二增强型氮化镓晶体管602的另一电子装置600的部分截面侧视图，所述第一及第二增强型氮化镓晶体管具有在缓冲结构与氮化镓层之间的氮化铝镓背势垒层，及从第一晶体管的漏极触点及栅极横向向外间隔开并位于异质外延结构上方的空穴注入器结构。电子装置600包含半导体衬底604，例如硅。空穴注入器结构注入空穴以在背势垒及缓冲结构的界面附近形成空穴层，从而减轻第一晶体管601的垂直电场背栅效应。此结构帮助避免或减轻与此高电场相关联的背栅效应，并帮助在电子装置600的操作期间避免或减轻第一晶体管601的RDSON降低。

电子装置600包含外延生长的层堆叠，其包含形成在半导体衬底604上方的缓冲堆叠。堆叠结构的个别层在本文中被描述为氮化铝、氮化铝镓、氮化镓等，且个别层可具有任何合适化学计量的组成，其是或包含单独的或在另外存在少量杂质、伪影或其它材料(例如在与半导体产品的制造商相关联的个别处理步骤之后可能残留的材料)的情况下的所述组成材料。实例堆叠包含衬底604上方的氮化铝层606。在一个实例中，氮化铝层606在衬底604的上侧或顶侧上直接延伸并与之接触。在另一实例中，氮化铝层606与衬底604之间可存在其它材料，例如杂质或伪影或来自制造处理的残余材料。在一个实例中，氮化铝层606具有300到600nm的厚度。

多层组成梯度氮化铝镓缓冲堆叠608在氮化铝层606上方延伸。在此实例中，缓冲堆叠608包含是或包含氮化铝镓的三个层。在其它实例中，可使用不同数量的两个或更多个组成梯度氮化铝镓缓冲堆叠层。在不同实例中，可使用不同的缓冲堆叠布置，例如单个或双超晶格缓冲结构(未展示)。在图6的实例中，缓冲堆叠608包含位于氮化铝层606上方的第一氮化铝镓层611。在一个实例中，第一氮化铝镓层611直接在氮化铝层606的上侧或顶侧上延伸并与之接触。在另一实例中，第一氮化铝镓层611与氮化铝层606之间可存在其它材料，例如杂质或伪影或来自制造处理的残余材料。组成梯度AlGaN缓冲堆叠608还包含在第一氮化铝镓层611上方的第二氮化铝镓层612。在一个实例中，第二氮化铝镓层612直接在第一氮化铝镓层611的上侧或顶侧上延伸并与之接触。在另一实例中，第二氮化铝镓层612与第一氮化铝镓层611之间可存在其它材料，例如杂质或伪影或来自制造处理的残余材料。第三氮化铝镓层613在第二氮化铝镓层612上方延伸。在一个实例中，第三氮化铝镓层613直接在第二氮化铝镓层612的上侧或顶侧上延伸并与之接触。在另一实例中，第三氮化铝镓层613与第二氮化铝镓层612之间可存在其它材料，例如杂质或伪影或来自制造处理的残余材料。

在一个实例中，多层组成梯度氮化铝镓堆叠608包含在氮化铝层606上方的具有第一铝浓度的第一氮化铝镓子层611、在第一氮化铝镓子层611上方的具有小于第一铝浓度的第二铝浓度的氮化铝镓子层612、及在第二氮化铝镓子层612上方的具有小于第二铝浓度的第三铝浓度的第三氮化铝镓子层613。在一个实例中，第一铝浓度为60到70％，第二铝浓度为40到50％，且第三铝浓度为20到30％。在一个实例中，第一氮化铝镓层611具有300到600nm的厚度，第二氮化铝镓层612具有1.4到1.8μm的厚度，且第三氮化铝镓层613具有1.4到2.0μm的厚度。

电子装置600进一步包含位于多层组成梯度氮化铝镓堆叠608上方的氮化镓层614。在一个实例中，氮化镓层614具有0.5到2.0μm的厚度。在此或另一实例中，氮化镓层614具有0.1到1.0μm的厚度。在一个实施方案中，氮化镓层614包含碳。在一个实例中，氮化镓层614直接在第三氮化铝镓层613的上侧或顶侧上延伸并与之接触。在另一实例中，在氮化镓层614与第三氮化铝镓层613之间可存在其它材料，例如杂质或伪影或来自制造处理的残余材料。

电子装置600还包含位于缓冲结构上方的背势垒层616。在一个实例中，背势垒层616是或包含任何合适化学计量的氮化铝镓。在一个实例中，背势垒层616在氮化镓层614的顶侧与背势垒层616的底侧之间的界面615处直接在氮化镓层614的上侧或顶侧上延伸并与之接触。在另一实例中，背势垒层616与氮化镓层614之间可存在其它材料，例如杂质或伪影或来自制造处理的残余材料。背势垒层616具有厚度617，例如，从几十nm到几μm，例如20nm到5μm。在另一实例中，背势垒层616是或包含任何合适化学计量的氮化铝、氮化铟铝或氮化铟铝镓。

上部氮化镓层618在背势垒层616上方延伸。层618是或包含任何合适化学计量的氮化镓。在一个实例中，氮化镓层618具有0.1到1.0μm的厚度619。在一个实施方案中，氮化镓层618包含碳。在一个实例中，氮化镓层618直接在背势垒层616的上侧或顶侧上延伸并与之接触。在另一实例中，氮化镓层618与背势垒层616之间可存在其它材料，例如杂质或伪影或来自制造处理的残余材料。

电子装置600还包含异质外延结构，其具有在氮化镓层618上方的氮化铝层620及在氮化铝层620上方的氮化铝镓层621。在一个实例中，层620是或包含任何合适化学计量的氮化铝。在一个实例中，氮化铝层620直接在氮化镓层618的上侧或顶侧上延伸并与之接触。在另一实例中，氮化铝层620与氮化镓层618之间可存在其它材料，例如杂质或伪影或来自制造处理的残余材料。在此或另一实例中，层621是或包含任何合适化学计量的氮化铝镓。在一个实例中，氮化铝镓层621直接在氮化铝层620的上侧或顶侧上延伸并与之接触。在另一实例中，在氮化铝镓层621与氮化铝层620之间可存在其它材料，例如杂质或伪影或来自制造处理的残余材料。氮化铝镓层621与氮化铝层620之间的界面处的异质结形成二维电子气区域622。在一个实例中，包含层620及621的异质外延结构具有10到30nm的总厚度623。电子装置600还包含一或多个晶体管，其包含所示实施方案中的增强型高侧第一晶体管601及增强型低侧第二晶体管602。

在一个实例中，各种缓冲层及异质外延结构的层是使用外延生长沉积过程制造的，例如，一个连续外延沉积过程，其变量及材料在形成组成层的整个过程中变化，及/或两个或更多个连续外延沉积过程，其中在一个实例中具有约5.1μm的总厚度。在增强型晶体管601中，包含层620及621的异质外延结构具有约10到30nm的总厚度，且增强型晶体管602中的异质外延结构具有约10到20nm的总厚度。在一个实例中，氮化铝层620具有约

电子装置600包含空穴注入器结构626，其具有在氮化铝镓层621上方的经掺杂氮化镓结构624。空穴注入器结构626还包含导电结构625，其形成为部分位于掺杂氮化镓结构624上方并与之接触的触点或通孔。在一个实例中，经掺杂氮化镓结构624是或包含植入p型杂质的任何合适化学计量的氮化镓(p-GaN，包含镁或其它p型杂质)。在一个实例中，经掺杂氮化镓结构624直接在氮化铝镓层621的上侧或顶侧上延伸并与之接触。在另一实例中，经掺杂氮化镓结构624与氮化铝镓层621之间可存在其它材料，例如杂质或伪影或来自制造处理的残余材料。在一个实例中，p掺杂氮化镓层624包含镁掺杂剂，且具有50到200nm的厚度，例如在一个实施方案中为约70nm。导电结构625是或包含钨、铜、铝或其它导电金属。电子装置600进一步包含隔离结构628，例如任何合适化学计量的二氧化硅，其在晶体管601与602之间向下延伸穿过氮化铝镓层621、氮化铝层620、氮化镓层618及背势垒层616，并部分地延伸到氮化镓层614中。在此或另一实例中，晶体管601与602之间的隔离是通过植入(未展示)完成的。

电子装置600还包含金属化结构，其具有第一金属前电介质(例如，PMD)层630，例如，包含氮化硅或二氧化硅，其中形成有各种导电金属结构，包含导电结构625。在一个实例中，导电结构625直接在经掺杂氮化镓结构624的上侧或顶侧的至少一部分上延伸并与之接触。在另一实例中，导电结构625与经掺杂氮化镓结构624之间可存在其它材料，例如杂质或伪影或来自制造处理的残余材料。

PMD层或级还包含第一晶体管601的第一漏极触点或电极631、第一晶体管601的第一源极触点或电极632，及第一晶体管601的第一栅极触点或电极634。PMD层或级进一步包含第二晶体管602的第二漏极触点或电极635、第二晶体管602的第二源极触点或电极636、第二晶体管602的第二栅极触点或电极638，以及一或多个导电触点或通孔639，其延伸穿过PMD层630并提供用于在第二金属化结构级中路由的各种晶体管端子的电互连。相应的第一晶体管601及第二晶体管602的导电漏极及源极触点631、635、632、636部分地在异质外延结构620、621中延伸，且相应的第一晶体管601及第二晶体管602的导电栅极触点634及638在异质外延结构620、621上延伸并与之接触。

图6中的电子装置600进一步包含具有电介质层650(例如，氮化硅或二氧化硅)的第二金属化结构级，所述电介质层650具有一或多个导电路由特征651(例如，铝、铜等)，例如以提供漏极、源极及栅极连接以及彼此之间及/或去往导电接合垫的相关联信号的路由，或其它外部暴露的导电特征，通过这些导电特征，晶体管601及602可与其它电路系统电互连，例如，使用到集成电路引线的接合线或引线框架电连接，例如经封装电子装置中的引脚或垫。

在此实例中，第一晶体管601具有第一漏极端子或引线661(D1)、第一栅极端子或引线662(G1)及第一源极端子或引线663(S1)。第二晶体管602具有第二漏极端子或引线664(D2)、第二栅极端子或引线665(G2)及第二源极端子或引线666(S2)，其中在一个实例中，端子在封装之后电耦合到成品电子装置600的导电引线。在图6的电子装置600中，第一晶体管601及第二晶体管602是增强型晶体管，且第一栅极662及第二栅极665(G1及G2)包含相应的栅极接触结构634及638，其在异质外延结构620、621的AlGaN层621上方的相应p掺杂GaN结构624上延伸并与之接触。

在所示实例中，第一漏极661D1部分地在异质外延结构620、621中延伸，第一栅极662G1在异质外延结构620、621上方的相应p掺杂GaN结构624上方延伸并与之接触，且沿第一方向(例如，图中的“X”方向)与第一漏极661D1横向间隔开。第一源极663S1部分地在异质外延结构620、621中延伸，并沿第一方向X与第一栅极662G1横向间隔开。第二漏极664D2部分地在异质外延结构620、621中延伸，并通过图6中的导电路由特征651耦合到第一源极663S1，以形成开关节点SW。第二栅极665G2在异质外延结构620、621上方的相应p掺杂GaN结构624上方延伸并与之接触，且沿第一方向X与第二漏极664D2横向间隔开。第二源极666S2部分地在异质外延结构620、621中延伸，并沿第一方向X与第二栅极665G2横向间隔开。

在此实例中，空穴注入器结构626沿第一方向X与第一漏极661(D1)及第一栅极662(G1)横向间隔开并位于第一漏极661(D1)与第一栅极662(G1)之间。另外，在此实例中，金属化结构将空穴注入器结构626电耦合到第一栅极662(G1)。在操作中，当第一晶体管601接通时，空穴注入器结构626操作以将空穴向下注入到GaN层618中。在另一实施方案中，空穴注入器结构626的导电结构625耦合到受控电压节点(未展示)，以例如当第一栅极662(G1)被通电以接通第一晶体管601时，选择性地向空穴注入器结构626提供正电压信号。在此实例中，第一晶体管601及第二晶体管602是增强型晶体管，且第一栅极662及第二栅极665(G1及G2)包含相应的栅极接触结构634及638，其在异质外延结构620、621的AlGaN层621上延伸并与之接触。在此实例中，空穴注入器结构626的导电结构625耦合到第一栅极662(G1)。金属化结构包含将第一源极663(S1)电耦合到第二漏极664(D2)的导电路由特征651。在操作中，当第一晶体管601接通且第一漏极D1相对于衬底604处于高电压且第一栅极662G1处于高于第一晶体管601的阈值电压的电压时，电子在氮化镓层618的顶表面处及附近的沟道区域中形成，如图6中的670处所指示。空穴注入器结构626的导电结构625处的电压导致空穴从p掺杂氮化镓结构624注入。注入的空穴在靠近背势垒层616的界面615的氮化镓层618的底侧处或其附近的缓冲区中形成空穴层，如图6中的672处所指示，以减轻第一晶体管601的垂直电场背栅效应。

图7展示具有第一耗尽型氮化镓晶体管701及第二耗尽型氮化镓晶体管702的另一电子装置700的部分截面侧视图，所述第一及第二耗尽型氮化镓晶体管具有在缓冲结构与氮化镓层之间的氮化铝镓背势垒层，及与第一晶体管的栅极及源极触点横向间隔开并位于所述异质外延结构上方的空穴注入器结构。电子装置700包含半导体衬底704，例如硅。空穴注入器结构注入空穴以在背势垒及缓冲结构的界面附近形成空穴层，从而减轻第一晶体管701的垂直电场背栅效应。此结构帮助避免或减轻与此高电场相关联的背栅效应，并帮助在电子装置700的操作期间避免或减轻第一晶体管701的RDSON降低。

电子装置700包含外延生长的层堆叠，其包含形成在半导体衬底704上方的缓冲堆叠。堆叠结构的个别层在本文中被描述为氮化铝、氮化铝镓、氮化镓等，且个别层可具有任何合适化学计量的组成，其是或包含单独的或在另外存在少量杂质、伪影或其它材料(例如在与半导体产品的制造商相关联的个别处理步骤之后可能残留的材料)的情况下的所述组成材料。实例堆叠包含衬底704上方的氮化铝层706。在一个实例中，氮化铝层706在衬底704的上侧或顶侧上直接延伸并与之接触。在另一实例中，氮化铝层706与衬底704之间可存在其它材料，例如杂质或伪影或来自制造处理的残余材料。在一个实例中，氮化铝层706具有300到600nm的厚度。

多层组成梯度氮化铝镓缓冲堆叠708在氮化铝层706上方延伸。在此实例中，缓冲堆叠708包含是或包含氮化铝镓的三个层。在其它实例中，可使用不同数量的两个或更多个组成梯度氮化铝镓缓冲堆叠层。在不同实例中，可使用不同的缓冲堆叠布置，例如单个或双超晶格缓冲结构(未展示)。在图7的实例中，缓冲堆叠708包含位于氮化铝层706上方的第一氮化铝镓层711。在一个实例中，第一氮化铝镓层711直接在氮化铝层706的上侧或顶侧上延伸并与之接触。在另一实例中，第一氮化铝镓层711与氮化铝层706之间可存在其它材料，例如杂质或伪影或来自制造处理的残余材料。组成梯度AlGaN缓冲堆叠708还包含在第一氮化铝镓层711上方的第二氮化铝镓层712。在一个实例中，第二氮化铝镓层712直接在第一氮化铝镓层711的上侧或顶侧上延伸并与之接触。在另一实例中，第二氮化铝镓层712与第一氮化铝镓层711之间可存在其它材料，例如杂质或伪影或来自制造处理的残余材料。第三氮化铝镓层713在第二氮化铝镓层712上方延伸。在一个实例中，第三氮化铝镓层713直接在第二氮化铝镓层712的上侧或顶侧上延伸并与之接触。在另一实例中，第三氮化铝镓层713与第二氮化铝镓层712之间可存在其它材料，例如杂质或伪影或来自制造处理的残余材料。

在一个实例中，多层组成梯度氮化铝镓堆叠708包含在氮化铝层706上方的具有第一铝浓度的第一氮化铝镓子层711、在第一氮化铝镓子层711上方的具有小于第一铝浓度的第二铝浓度的氮化铝镓子层712、及在第二氮化铝镓子层712上方的具有小于第二铝浓度的第三铝浓度的第三氮化铝镓子层713。在一个实例中，第一铝浓度为60到70％，第二铝浓度为40到50％，且第三铝浓度为20到30％。在一个实例中，第一氮化铝镓层711具有300到600nm的厚度，第二氮化铝镓层712具有1.4到1.8μm的厚度，且第三氮化铝镓层713具有1.4到2.0μm的厚度。

电子装置700进一步包含位于多层组成梯度氮化铝镓堆叠708上方的氮化镓层714。在一个实例中，氮化镓层714具有0.5到2.0μm的厚度。在此或另一实例中，氮化镓层714具有0.1到1.0μm的厚度。在一个实施方案中，氮化镓层714包含碳。在一个实例中，氮化镓层714直接在第三氮化铝镓层713的上侧或顶侧上延伸并与之接触。在另一实例中，在氮化镓层714与第三氮化铝镓层713之间可存在其它材料，例如杂质或伪影或来自制造处理的残余材料。

电子装置700还包含位于缓冲结构上方的背势垒层716。在一个实例中，背势垒层716是或包含任何合适化学计量的氮化铝镓。在一个实例中，背势垒层716在氮化镓层714的顶侧与背势垒层716的底侧之间的界面715处直接在氮化镓层714的上侧或顶侧上延伸并与之接触。在另一实例中，背势垒层716与氮化镓层714之间可存在其它材料，例如杂质或伪影或来自制造处理的残余材料。背势垒层716具有厚度717，例如，从几十nm到几μm，例如20nm到5μm。在另一实例中，背势垒层716是或包含任何合适化学计量的氮化铝、氮化铟铝或氮化铟铝镓。

上部氮化镓层718在背势垒层716上方延伸。层718是或包含任何合适化学计量的氮化镓。在一个实例中，氮化镓层718具有0.1到1.0μm的厚度719。在一个实施方案中，氮化镓层718包含碳。在一个实例中，氮化镓层718直接在背势垒层716的上侧或顶侧上延伸并与之接触。在另一实例中，氮化镓层718与背势垒层716之间可存在其它材料，例如杂质或伪影或来自制造处理的残余材料。

电子装置700还包含异质外延结构，其具有在氮化镓层718上方的氮化铝层720及在氮化铝层720上方的氮化铝镓层721。在一个实例中，层720是或包含任何合适化学计量的氮化铝。在一个实例中，氮化铝层720直接在氮化镓层718的上侧或顶侧上延伸并与之接触。在另一实例中，氮化铝层720与氮化镓层718之间可存在其它材料，例如杂质或伪影或来自制造处理的残余材料。在此或另一实例中，层721是或包含任何合适化学计量的氮化铝镓。在一个实例中，氮化铝镓层721直接在氮化铝层720的上侧或顶侧上延伸并与之接触。在另一实例中，在氮化铝镓层721与氮化铝层720之间可存在其它材料，例如杂质或伪影或来自制造处理的残余材料。氮化铝镓层721与氮化铝层720之间的界面处的异质结形成二维电子气区域722。在一个实例中，包含层720及721的异质外延结构具有10到30nm的总厚度723。电子装置700还包含一或多个晶体管，其包含所示实施方案中的耗尽型高侧第一晶体管701及耗尽型低侧第二晶体管702。

在一个实例中，各种缓冲层及异质外延结构的层是使用外延生长沉积过程制造的，例如，一个连续外延沉积过程，其变量及材料在形成组成层的整个过程中变化，及/或两个或更多个连续外延沉积过程，其中在一个实例中具有约5.1μm的总厚度。在耗尽型晶体管701中，包含层720及721的异质外延结构具有约10到30nm的总厚度，且耗尽型晶体管702中的异质外延层结构具有约10到20nm的总厚度。在一个实例中，氮化铝层720具有约

电子装置700包含空穴注入器结构726，其具有在氮化铝镓层721上方的经掺杂氮化镓结构724。空穴注入器结构726还包含导电结构725，其形成为部分位于掺杂氮化镓结构724上方并与之接触的触点或通孔。在一个实例中，经掺杂氮化镓结构724是或包含植入p型杂质的任何合适化学计量的氮化镓(p-GaN，包含镁或其它p型杂质)。在一个实例中，经掺杂氮化镓结构724直接在氮化铝镓层721的上侧或顶侧上延伸并与之接触。在另一实例中，经掺杂氮化镓结构724与氮化铝镓层721之间可存在其它材料，例如杂质或伪影或来自制造处理的残余材料。在一个实例中，p掺杂氮化镓层724包含镁掺杂剂，且具有50到200nm的厚度，例如在一个实施方案中为约70nm。导电结构725是或包含钨、铜、铝或其它导电金属。电子装置700进一步包含隔离结构728，例如任何合适化学计量的二氧化硅，其在晶体管701与702之间向下延伸穿过氮化铝镓层721、氮化铝层720、氮化镓层718及背势垒层716，并部分地延伸到氮化镓层714中。在此或另一实例中，晶体管701与702之间的隔离是通过植入(未展示)完成的。

电子装置700还包含金属化结构，其具有第一金属前电介质(例如，PMD)层730，例如，包含氮化硅或二氧化硅，其中形成有各种导电金属结构，包含导电结构725。在一个实例中，导电结构725直接在经掺杂氮化镓结构724的上侧或顶侧的至少一部分上延伸并与之接触。在另一实例中，导电结构725与经掺杂氮化镓结构724之间可存在其它材料，例如杂质或伪影或来自制造处理的残余材料。

PMD层或级还包含第一晶体管701的第一漏极触点或电极731、第一晶体管701的第一源极触点或电极732，及第一晶体管701的第一栅极触点或电极734。PMD层或级进一步包含第二晶体管702的第二漏极触点或电极735、第二晶体管702的第二源极触点或极736、第二晶体管702的第二栅极触点或电极738，以及一或多个导电触点或通孔739，其延伸穿过PMD层730并提供用于在第二金属化结构级中路由的各种晶体管端子的电互连。相应的第一晶体管701及第二晶体管702的导电漏极及源极触点731、735、732、736部分地在异质外延结构720、721中延伸，且相应的第一晶体管701及第二晶体管702的导电栅极触点734及738在异质外延结构720、721上延伸并与之接触。

图7中的电子装置700进一步包含具有电介质层750(例如，氮化硅或二氧化硅)的第二金属化结构级，所述电介质层750具有一或多个导电路由特征751(例如，铝、铜等)，例如以提供漏极、源极及栅极连接以及彼此之间及/或去往导电接合垫的相关联信号的路由，或其它外部暴露的导电特征，通过这些导电特征，晶体管701及702可与其它电路系统电互连，例如，使用到集成电路引线的接合线或引线框架电连接，例如经封装电子装置中的引脚或垫。

在此实例中，第一晶体管701具有第一漏极端子或引线761(D1)、第一栅极端子或引线762(G1)及第一源极端子或引线763(S1)。第二晶体管702具有第二漏极端子或引线764(D2)、第二栅极端子或引线765(G2)及第二源极端子或引线766(S2)，其中在一个实例中，端子在封装之后电耦合到成品电子装置700的导电引线。在所示实例中，第一漏极761D1部分地在异质外延结构720、721中延伸，第一栅极762G1在异质外延结构720、721上方延伸，并沿第一方向X与第一漏极761D1横向间隔开。第一源极763S1部分地在异质外延结构720、721中延伸，并沿第一方向X与第一栅极762G1横向间隔开。第二漏极764D2部分地在异质外延结构720、721中延伸，并通过图7中的导电路由特征751耦合到第一源极763S1，以形成开关节点SW。第二栅极765G2在异质外延结构720、721上方延伸，并沿第一方向X与第二漏极764D2横向间隔开。第二源极766S2部分地在异质外延结构720、721中延伸，并沿第一方向X与第二栅极765(G2)横向间隔开。

在此实例中，空穴注入器结构726沿第一方向X与第一栅极762(G1)及第一源极763(S1)横向间隔开并位于第一栅极762(G1)与第一源极763(S1)之间。另外，在此实例中，金属化结构将空穴注入器结构726电耦合到第一栅极762(G1)。在操作中，当第一晶体管701接通时，空穴注入器结构726操作以将空穴向下注入到GaN层718中。在另一实施方案中，空穴注入器结构726的导电结构725耦合到受控电压节点(未展示)，以例如当第一栅极762(G1)被通电以接通第一晶体管701时，选择性地向空穴注入器结构726提供正电压信号。在此实例中，第一晶体管701及第二晶体管702是耗尽型晶体管，且第一栅极762及第二栅极765(G1及G2)包含相应的栅极接触结构734及738，其在异质外延结构720、721的AlGaN层721上延伸并与之接触。在此实例中，空穴注入器结构726的导电结构725耦合到第一栅极762(G1)。金属化结构包含将第一源极763(S1)电耦合到第二漏极764(D2)的导电路由特征751。在操作中，当第一晶体管701接通且第一漏极D1相对于衬底704处于高电压且第一栅极762G1处于高于第一晶体管701的阈值电压的电压时，电子在氮化镓层718的顶表面处及附近的沟道区域中形成，如图7中的770处所指示。空穴注入器结构726的导电结构725处的电压导致空穴从p掺杂氮化镓结构724注入。注入的空穴在靠近背势垒层716的界面715的氮化镓层718的底侧处或其附近的缓冲区中形成空穴层，如图7中的772处所指示，以减轻第一晶体管701的垂直电场背栅效应。

图8展示电子装置800的部分截面侧视图，电子装置800具有第一增强型氮化镓晶体管801及第二增强型氮化镓晶体管802，以及缓冲结构与氮化镓层之间的氮化铝镓背势垒层，以及与第一晶体管的栅极及源极触点横向向外间隔开并位于异质外延结构上方的空穴注入器结构。电子装置800包含外延生长的层堆叠，其包含形成在半导体衬底804上方的缓冲堆叠。堆叠结构的个别层在本文中被描述为氮化铝、氮化铝镓、氮化镓等，且个别层可具有任何合适化学计量的组成，其是或包含单独的或在另外存在少量杂质、伪影或其它材料(例如在与半导体产品的制造商相关联的个别处理步骤之后可能残留的材料)的情况下的所述组成材料。实例堆叠包含衬底804上方的氮化铝层806。在一个实例中，氮化铝层806在衬底804的上侧或顶侧上直接延伸并与之接触。在另一实例中，氮化铝层806与衬底804之间可存在其它材料，例如杂质或伪影或来自制造处理的残余材料。在一个实例中，氮化铝层806具有300到600nm的厚度。

多层组成梯度氮化铝镓缓冲堆叠808在氮化铝层806上方延伸。在此实例中，缓冲堆叠808包含是或包含氮化铝镓的三个层。在其它实例中，可使用不同数量的两个或更多个组成梯度氮化铝镓缓冲堆叠层。在不同实例中，可使用不同的缓冲堆叠布置，例如单个或双超晶格缓冲结构(未展示)。在图8的实例中，缓冲堆叠808包含位于氮化铝层806上方的第一氮化铝镓层811。在一个实例中，第一氮化铝镓层811直接在氮化铝层806的上侧或顶侧上延伸并与之接触。在另一实例中，第一氮化铝镓层811与氮化铝层806之间可存在其它材料，例如杂质或伪影或来自制造处理的残余材料。组成梯度AlGaN缓冲堆叠808还包含在第一氮化铝镓层811上方的第二氮化铝镓层812。在一个实例中，第二氮化铝镓层812直接在第一氮化铝镓层811的上侧或顶侧上延伸并与之接触。在另一实例中，第二氮化铝镓层812与第一氮化铝镓层811之间可存在其它材料，例如杂质或伪影或来自制造处理的残余材料。第三氮化铝镓层813在第二氮化铝镓层812上方延伸。在一个实例中，第三氮化铝镓层813直接在第二氮化铝镓层812的上侧或顶侧上延伸并与之接触。在另一实例中，第三氮化铝镓层813与第二氮化铝镓层812之间可存在其它材料，例如杂质或伪影或来自制造处理的残余材料。

在一个实例中，多层组成梯度氮化铝镓堆叠808包含在氮化铝层806上方的具有第一铝浓度的第一氮化铝镓子层811、在第一氮化铝镓子层811上方的具有小于第一铝浓度的第二铝浓度的氮化铝镓子层812、及在第二氮化铝镓子层812上方的具有小于第二铝浓度的第三铝浓度的第三氮化铝镓子层813。在一个实例中，第一铝浓度为60到70％，第二铝浓度为40到50％，且第三铝浓度为20到30％。在一个实例中，第一氮化铝镓层811具有300到600nm的厚度，第二氮化铝镓层812具有1.4到1.8μm的厚度，且第三氮化铝镓层813具有1.4到2.0μm的厚度。

电子装置800进一步包含位于多层组成梯度氮化铝镓堆叠808上方的氮化镓层814。在一个实例中，氮化镓层814具有0.5到2.0μm的厚度。在此或另一实例中，氮化镓层814具有0.1到1.0μm的厚度。在一个实施方案中，氮化镓层814包含碳。在一个实例中，氮化镓层814直接在第三氮化铝镓层813的上侧或顶侧上延伸并与之接触。在另一实例中，在氮化镓层814与第三氮化铝镓层813之间可存在其它材料，例如杂质或伪影或来自制造处理的残余材料。

电子装置800还包含位于缓冲结构上方的背势垒层816。在一个实例中，背势垒层816是或包含任何合适化学计量的氮化铝镓。在一个实例中，背势垒层816在氮化镓层814的顶侧与背势垒层816的底侧之间的界面815处直接在氮化镓层814的上侧或顶侧上延伸并与之接触。在另一实例中，背势垒层816与氮化镓层814之间可存在其它材料，例如杂质或伪影或来自制造处理的残余材料。背势垒层816具有厚度817，例如，从几十nm到几μm，例如20nm到5μm。在另一实例中，背势垒层816是或包含任何合适化学计量的氮化铝、氮化铟铝或氮化铟铝镓。

上部氮化镓层818在背势垒层816上方延伸。层818是或包含任何合适化学计量的氮化镓。在一个实例中，氮化镓层818具有0.1到1.0μm的厚度819。在一个实施方案中，氮化镓层818包含碳。在一个实例中，氮化镓层818直接在背势垒层816的上侧或顶侧上延伸并与之接触。在另一实例中，氮化镓层818与背势垒层816之间可存在其它材料，例如杂质或伪影或来自制造处理的残余材料。

电子装置800还包含异质外延结构，其具有在氮化镓层818上方的氮化铝层820及在氮化铝层820上方的氮化铝镓层821。在一个实例中，层820是或包含任何合适化学计量的氮化铝。在一个实例中，氮化铝层820直接在氮化镓层818的上侧或顶侧上延伸并与之接触。在另一实例中，氮化铝层820与氮化镓层818之间可存在其它材料，例如杂质或伪影或来自制造处理的残余材料。在此或另一实例中，层821是或包含任何合适的化学计量的氮化铝镓。在一个实例中，氮化铝镓层821直接在氮化铝层820的上侧或顶侧上延伸并与之接触。在另一实例中，在氮化铝镓层821与氮化铝层820之间可存在其它材料，例如杂质或伪影或来自制造处理的残余材料。氮化铝镓层821与氮化铝层820之间的界面处的异质结形成二维电子气区域822。在一个实例中，包含层820及821的异质外延结构具有10到30nm的总厚度823。电子装置800还包含一或多个晶体管，其包含所示实施方案中的增强型高侧第一晶体管801及增强型低侧第二晶体管802。

在一个实例中，各种缓冲层及异质外延结构的层是使用外延生长沉积过程制造的，例如，一个连续外延沉积过程，其变量及材料在形成组成层的整个过程中变化，及/或两个或更多个连续外延沉积过程，其中在一个实例中具有约5.1μm的总厚度。在增强型晶体管801中，包含层820及821的异质外延结构具有约10到30nm的总厚度，且增强型晶体管802中的异质外延层结构具有约10到20nm的总厚度。在一个实例中，氮化铝层820具有约

电子装置800包含空穴注入器结构826，其具有在氮化铝镓层821上方的经掺杂氮化镓结构824。空穴注入器结构826还包含导电结构825，其形成为部分位于掺杂氮化镓结构824上方并与之接触的触点或通孔。在一个实例中，经掺杂氮化镓结构824是或包含植入p型杂质的任何合适化学计量的氮化镓(p-GaN，包含镁或其它p型杂质)。在一个实例中，经掺杂氮化镓结构824直接在氮化铝镓层821的上侧或顶侧上延伸并与之接触。在另一实例中，经掺杂氮化镓结构824与氮化铝镓层821之间可存在其它材料，例如来自制造处理的杂质或伪影或残余材料。在一个实例中，p掺杂氮化镓层824包含镁掺杂剂，且具有50到200nm的厚度，例如在一个实施方案中为约70nm。导电结构825是或包含钨、铜、铝或其它导电金属。电子装置800进一步包含隔离结构828，例如任何合适化学计量的二氧化硅，其在晶体管801与802之间向下延伸穿过氮化铝镓层821、氮化铝层820、氮化镓层818及背势垒层816，并部分地延伸到氮化镓层814中。在此或另一实例中，晶体管801与802之间的隔离是通过植入(未展示)完成的。

电子装置800还包含金属化结构，其具有第一金属前电介质(例如，PMD)层830，例如，包含氮化硅或二氧化硅，其中形成有各种导电金属结构，包含导电结构825。在一个实例中，导电结构825直接在经掺杂氮化镓结构824的上侧或顶侧的至少一部分上延伸并与之接触。在另一实例中，导电结构825与经掺杂氮化镓结构824之间可存在其它材料，例如杂质或伪影或来自制造处理的残余材料。

PMD层或级还包含第一晶体管801的第一漏极触点或电极831、第一晶体管801的第一源极触点或电极832，及第一晶体管801的第一栅极触点或电极834。PMD层或级进一步包含第二晶体管802的第二漏极触点或电极835、第二晶体管802的第二源极触点或极836、第二晶体管802的第二栅极触点或电极838，以及一或多个导电触点或通孔839，其延伸穿过PMD层830并提供用于在第二金属化结构级中路由的各种晶体管端子的电互连。相应的第一晶体管801及第二晶体管802的导电漏极及源极触点831、835、832、836部分地在异质外延结构820、821中延伸，且相应的第一晶体管801及第二晶体管802的导电栅极触点834及838在异质外延结构820、821上延伸并与之接触。

图8中的电子装置800进一步包含具有电介质层850(例如，氮化硅或二氧化硅)的第二金属化结构级，所述电介质层850具有一或多个导电路由特征851(例如，铝、铜等)，例如以提供漏极、源极及栅极连接以及彼此之间及/或去往导电接合垫的相关联信号的路由，或其它外部暴露的导电特征，通过这些导电特征，晶体管801及802可与其它电路系统电互连，例如，使用到集成电路引线的接合线或引线框架电连接，例如经封装电子装置中的引脚或垫。

在此实例中，第一晶体管801具有第一漏极端子或引线861(D1)、第一栅极端子或引线862(G1)及第一源极端子或引线863(S1)。第二晶体管802具有第二漏极端子或引线864(D2)、第二栅极端子或引线865(G2)及第二源极端子或引线866(S2)，其中在一个实例中，端子在封装之后电耦合到成品电子装置800的导电引线。在图8的电子装置800中，第一晶体管801及第二晶体管802是增强型晶体管，且第一栅极862及第二栅极865(G1及G2)包含相应的栅极接触结构834及838，其在异质外延结构820、821的AlGaN层821上方的相应p掺杂GaN结构824上延伸并与之接触。

在所示实例中，第一漏极861D1部分地在异质外延结构820、821中延伸，第一栅极862G1在异质外延结构820、821的上方的相应p掺杂GaN结构824上方延伸并与之接触，并沿第一方向(例如，图中的“X”方向)与第一漏极861D1横向间隔开。第一源极863S1部分地在异质外延结构820、821中延伸，并沿第一方向X与第一栅极862G1横向间隔开。第二漏极864D2部分地在异质外延结构820、821中延伸，并通过图8中的导电路由特征851耦合到第一源极863S1，以形成开关节点SW。第二栅极865G2在异质外延结构820、821上方的相应p掺杂GaN结构824上方延伸并与之接触，并沿第一方向X与第二漏极864D2横向间隔开。第二源极866S2部分地在异质外延结构820、821中延伸，并沿第一方向X与第二栅极865G2横向间隔开。

在此实例中，空穴注入器结构826沿第一方向X与第一栅极862(D1)及第一源极863(G1)横向间隔开并位于第一栅极862(D1)与第一源极863(G1)之间。另外，在此实例中，金属化结构将空穴注入器结构826电耦合到第一栅极862(G1)。在操作中，当第一晶体管801接通时，空穴注入器结构826操作以将空穴向下注入到GaN层818中。在另一实施方案中，空穴注入器结构826的导电结构825耦合到受控电压节点(未展示)，以例如当第一栅极862(G1)被通电以接通第一晶体管801时，选择性地向空穴注入器结构826提供正电压信号。在此实例中，第一晶体管801及第二晶体管802是增强型晶体管，且第一栅极862及第二栅极865(G1及G2)包含相应的栅极接触结构834及838，其在异质外延结构820、821的AlGaN层821上延伸并与之接触。在此实例中，空穴注入器结构826的导电结构825耦合到第一栅极862(G1)。金属化结构包含将第一源极863(S1)电耦合到第二漏极864(D2)的导电路由特征851。在操作中，当第一晶体管801接通且第一漏极D1相对于衬底804处于高电压且第一栅极862G1处于高于第一晶体管801的阈值电压的电压时，电子在氮化镓层818的顶表面处及附近的沟道区域中形成，如图8中的870处所指示。空穴注入器结构826的导电结构825处的电压导致空穴从p掺杂氮化镓结构824注入。注入的空穴在靠近背势垒层816的界面815的氮化镓层818的底侧处或其附近的缓冲区中形成空穴层，如图8中的872处所指示，以减轻第一晶体管801的垂直电场背栅效应。

现在参考图9到21，图9展示根据另一方面的制造电子装置的实例方法900，图10到20展示根据900的方法进行制造处理的图1的电子装置100的部分侧视图，且图21展示成品经封装电子装置100的透视图。方法900开始于起始衬底，例如硅晶片、SOI晶片等。可使用类似的处理来制造上文所描述的电子装置实例200、300、400、500、600、700及800中的一或多者。

在901处，执行一个外延沉积过程，或执行多个外延沉积过程(包含形成图1中的AlN层106、缓冲结构108以及层114、116及118)。在902处，在衬底上方形成氮化铝层。图10展示其中使用外延沉积过程1000在硅衬底104的上表面上沉积上述电子装置100中的氮化铝层106的一个实例。在一个实例中，过程1000包含在1000到1150℃的温度下沉积氮化铝到300到600nm的厚度。

方法900在903处继续缓冲层形成，包含在氮化铝层106上方形成多层组成梯度氮化铝镓堆叠108。在一个实例中，903处的组成梯度氮化铝镓堆叠形成包含在904处执行第一外延沉积过程，其在氮化铝层106上方形成第一氮化铝镓子层。图11展示其中执行在氮化铝层106上方沉积第一氮化铝镓子层111的外延沉积过程1100的一个实例。在一个实例中，过程1100在900到1100℃的过程温度下沉积具有60到70％的铝含量的第一氮化铝镓子层111到300到600nm的厚度。此外，在一个实施方案中，过程1100使用乙烷、己烷或其它外来碳源气体来形成具有1E17到1E18个原子/cm

方法900在906处继续执行第二外延沉积过程，其在第一氮化铝镓子层111上方形成第二氮化铝镓子层112。图12展示其中执行使用900到1100℃的过程温度沉积具有40到50％的铝含量的第二氮化铝镓子层112到1.4到1.8μm的厚度的第二外延沉积过程1200的一个实例。在一个实施方案中，过程1200使用乙烷、己烷或其它外来碳源气体来形成具有1E17到1E19个原子/cm

方法900在908处继续执行第三外延沉积过程，其在第二氮化铝镓子层112上方形成第三氮化铝镓子层113。图13展示其中执行使用1000到1100℃的过程温度沉积具有20到30％的铝含量的第三氮化铝镓子层113到1.4到2.0μm的厚度的第三外延沉积过程1300的一个实例。此外，在一个实施方案中，过程1300使用乙烷、己烷或其它外来碳源气体来形成具有1E17到1E19个原子/cm

方法900在910处继续执行外延沉积过程，其使用外部碳源气体沉积氮化镓层。图14展示其中执行在多层组成梯度氮化铝镓堆叠108的第三氮化镓子层113的顶侧上方沉积氮化镓层114的外延沉积过程1400的一个实例。在一个实例中，过程1400在900到1050℃的过程温度下使用己烷或其它外来碳气体将碳掺杂氮化镓层114沉积到0.5到1.0μm的厚度，以提供具有1E18到1E20个原子/cm

在911处，方法900继续在缓冲结构106、108、114上形成氮化铝镓背势垒层116。在另一实例中，911处的处理在缓冲结构上形成氮化镓铝、氮化铝、氮化铟铝或氮化铟铝镓背势垒层1169。图15展示其中执行在氮化镓层114的顶侧上沉积氮化铝镓背势垒层116到几十nm到几μm(例如20nm到5μm)的厚度117的外延沉积过程1500的一个实例。

方法900在图9中的912处继续在背势垒层116的顶侧上方(例如，直接在顶侧上)形成氮化镓层118。图16展示其中执行在950到1050℃的过程温度下将氮化镓层118沉积在背势垒层116上到0.1到1.0μm的厚度119的外延沉积过程1600的一个实例，其中本征碳掺杂到1E15到1E17个原子/cm

方法900在914处继续，在氮化镓层118上形成异质外延结构120、121。一个实例包含在916处，使用如图17中所展示的过程1700在氮化镓层118的顶侧上方形成氮化铝层120。在一个实例中，过程1700在900到1100℃的过程温度下沉积氮化铝层120到约

图9中的方法900进一步包含在920处在空穴注入器结构126的异质外延结构120、121的氮化铝镓层121上方形成并图案化p掺杂氮化镓层124，以及任选地用于任何所包含的增强型晶体管的一或多个栅极的单独的p掺杂氮化镓图案化结构(例如，上面的图2、4、6及8)。图19展示其中执行在用于耗尽型晶体管102的栅极的氮化铝镓层121的一部分上方形成P掺杂氮化镓层124的过程1900的一个实例。过程1900可包含跨晶片的顶部沉积P掺杂氮化镓层，接着形成并图案化蚀刻掩模，所述蚀刻掩模覆盖用于空穴注入结构126的预期P掺杂氮化镓结构124及晶片的任何所期望的增强型晶体管栅极区域，并蚀刻暴露的氮化镓材料，得到经图案化的P掺杂氮化氮化镓结构，如图20中所展示。

方法900进一步还包含在922处形成栅极、漏极及源极以及其它导电结构(例如，上面图1中的125、131、132、134、135、136及138)，以及金属化及其它后端处理。图20展示形成上面结合图1描述的金属化结构的金属化过程2000的一个实例。在一个实例中，在922处形成导电结构包含形成924将空穴注入器结构126的导电结构125电耦合到第一晶体管101的导电栅极触点134的金属化结构。在此或另一实例中，922处的处理包含形成将第一晶体管101的导电源极触点132电耦合到第二晶体管102的导电漏极触点135的金属化结构。在这些或另一实例中，922处的处理包含形成连接到第一晶体管101的导电漏极触点131的空穴注入器结构126的导电结构125。过程900进一步包含928处的封装，例如，包含分割或分离经过处理的晶片的个别裸片部分，并使用任何合适的封装结构(例如引线框架、模制结构、模块上系统封装、裸片上芯片封装、具有导电特征的衬底或其组合)封装个别裸片，以单独地或连同其它电路(未展示)一起提供成品电子装置(例如包含晶体管101及/或102的集成电路)。方法900还包含930处的最终装置测试。图21展示具有模制封装结构2100的成品封装电子装置100的透视图，所述模制封装结构围封半导体裸片及导电引线161到166的部分，以电连接到实例第一晶体管101及第二晶体管102的端子。

所描述的实例提供用于高侧及低侧FET的单片集成的解决方案，以通过增加开关频率同时具有最小寄生电感且减少整体面积来促进GaN FET的优点，同时解决背栅效应并减轻RDSON，尤其是针对高压应用中的高侧开关。空穴注入器结构及背缓冲层提供空穴注入(例如，使用结构以提供p-GaN栅极或p-GaN二极管)，以在缓冲区中形成空穴层，其屏蔽垂直电场效应(无背栅效应)。所描述的结构及技术有利于无衬底隔离的高侧及低侧GaN FET的单片集成，其中空穴注入及AlGaN或其它背势垒允许在缓冲区中形成空穴层，这会屏蔽背栅效应。隔离结构(例如，上面图1中的128)隔离高侧与低侧FET之间的空穴层。在具有AlGaN背势垒缓冲外延层中的空穴注入的一个实施方案中，衬底偏置效应被很大程度或完全屏蔽，沟道导电性(例如，高侧RDSON)不受-500V以内的垂直电场的影响。所述解决方案提供一种高成本效益的单片方法，避免与绝缘体中硅(SOI)晶片及深沟槽隔离(DTI)的衬底隔离相关联的过程复杂性增加及制造成本增加。另外，所描述的实例避免由掩埋氧化物中的低热导率引起的SOI/DTI方法的结温度效应。在这方面，所描述的实施例不需要任何特殊的衬底或深沟槽隔离，并且可控制或消除背栅效应，而不会对热性能造成损害。

上述实例仅说明本公开的各个方面的若干可能的实施方案，其中在阅读及理解本说明书及附图后，所属领域的技术人员将想到等效的改变及/或修改。在所描述的实例中，修改是可能的，且在权利要求书的范围内其它实施方案是可能的。