用于加速多通道卷积的硬件架构及设计空间探索方法

摘要

本发明公开一种用于加速多通道卷积的硬件架构及设计空间探索方法，包括外部存储模块、预处理模块、缓存模块、矩阵乘法模块和输出维度重排模块，所述外部存储模块接于预处理模块，预处理模块与缓存模块相接，缓存模块与矩阵乘法模块相接，矩阵处理模块与输出维度重排模块相接；所述预处理模块、缓存模块和矩阵乘法模块之间形成任务级流水，实现对特征图和卷积核矩阵化、中间值缓存、矩阵乘法运算三个任务的并行处理。本发明通过设计一种硬件结构将多通道卷积转化为矩阵乘法并对其进行加速，同时提出一种基于性能和执行时间的设计空间探索方法，最大化提高资源利用率，高效实现多通道卷积的实时计算。