ROMKEY单元的版图结构、芯片版图布局方法及芯片

摘要

本申请涉及集成电路芯片设计领域，提供一种ROMKEY单元的版图结构、芯片版图布局方法及芯片。所述ROMKEY单元的版图结构，包括第一逻辑版图区和第二逻辑版图区，第一逻辑版图区和第二逻辑版图区设置有各自的逻辑输出端，第一逻辑版图区的逻辑输出端和第二逻辑版图区的逻辑输出端的上方均覆盖金属带；第一逻辑版图区的逻辑输出端通过连接孔与金属带连接，以实现第一逻辑功能；或者，第二逻辑版图区的逻辑输出端通过连接孔与金属带连接，以实现第二逻辑功能。本申请结构简单灵活、适配性强，可适用于各类工艺制程领域；在对芯片改版设计时如需更新ROMKEY密钥或ROMCODE，仅修改一层光罩掩模版即可实现不同的逻辑输出。

说明书

技术领域

本申请涉及集成电路芯片设计领域，具体地涉及一种ROMKEY单元的版图结构、一种芯片版图布局方法以及一种芯片。

背景技术

安全芯片是指符合国密安全认证，支持国密算法的芯片。安全芯片拥有安全算法、通讯接口以及独立的处理器、存储单元，可独立进行密钥生成、加解密。ROM作为存放安全芯片上电引导程序的存储器，对芯片内的光、温度、毛刺等传感器进行自检，同时对总线、RAM和FLASH等安全部件产生随机密钥，因此ROM的安全性对于安全芯片至关重要。出于安全考虑，会将芯片上电时的引导程序通过ROMKEY（存储器密钥）加密后生成ROMCODE指令码，掩模到ROM内，以防上电丢失。由于产生ROMCODE的ROMKEY，常常成为破译安全芯片的攻击点，因此ROMKEY的设计对整体芯片的安全性至关重要。

ROMKEY通常是通过版图设计以硬件固化的形式实现，其方式是将二进制码（1、0码）通过版图设计连接数字电源或数字地，从而实现逻辑1或逻辑0的密钥。因为ROMKEY在安全芯片的重要性，版图设计上要从灵活性、可编译、能够通过物理验证、防FIB物理攻击和便于修改码点和密钥、节约流片成本等几个方面考虑。

现有技术中，通过将128 Bit二进制码转化为由高到低的16个不同的ROMKEY单元，每个ROMKEY单元按照8位0、1码由高到低由ROMKEY_1和ROMKEY_0和ROMKEY_EDGE（边缘版图区）排列实现，数字后端设计时调用16个ROMKEY单元实现密钥硬件固化。该方法存在以下缺陷：一是ROMKEY_1版图区、ROMKEY_0版图区的底层版图图层PPLUS（P型离子注入区）区域，NWELL（N阱）区域，NPLUS（N型离子注入区）区域不一致，若芯片需要更新密钥和ROMCODE，整个芯片底层掩模板至少需要修改四层掩膜，改版流片的成本高，设计不够灵活；二是需要将16个ROMKEY单元对应的二进制码手动固化成ROMKEY_1和ROMKEY_0，手动固化过程存在设计风险；三是该方案受限于工艺制程。当工艺发展到超深亚米工艺尤其是纳米级，标准单元尺寸按比例缩小，该方案在模块版图很难通过物理验证，因而很难实现。

发明内容

为了解决上述技术缺陷之一，本申请实施例中提供了一种ROMKEY单元的版图结构。

根据本申请实施例的第一个方面，提供了一种ROMKEY单元的版图结构，包括第一逻辑版图区和第二逻辑版图区，第一逻辑版图区和第二逻辑版图区设置有各自的逻辑输出端，第一逻辑版图区的逻辑输出端和第二逻辑版图区的逻辑输出端的上方均覆盖金属带；第一逻辑版图区的逻辑输出端通过连接孔与金属带连接，以实现第一逻辑功能；或者，第二逻辑版图区的逻辑输出端通过连接孔与金属带连接，以实现第二逻辑功能。

进一步地，第一逻辑版图区和第二逻辑版图区均包括：PPLUS区域、NPLUS区域、NWELL区域以及POLY区域；PPLUS区域位于NWELL区域内；POLY区域穿过PPLUS区域和NPLUS区域。

进一步地， PPLUS区域、NPLUS区域、NWELL区域以及POLY区域的高度与版图周围的数字标准单元的高度相同。

进一步地，PPLUS区域包括第一有源区，NPLUS区域包括第二有源区，第一有源区和第二有源区的上方均覆盖有金属层，第一有源区通过多个过孔与其上方的金属层连接，第二有源区通过多个过孔与其上方的金属层连接。

进一步地，第一逻辑版图区设置有电源端和接地端，第一逻辑版图区的第一有源区与电源端连接；第二逻辑版图区设置有电源端和接地端，第二逻辑版图区的第二有源区与接地端连接。

进一步地，第一逻辑版图区的逻辑输出端通过第一逻辑版图区的第一有源区连接到电源端，第二逻辑版图区的逻辑输出端通过第二逻辑版图区的第二有源区连接到接地端。

进一步地，第一逻辑版图区与第二逻辑版图区的间隔距离为零。

根据本申请实施例的第一个方面，还提供一种二倍驱动力的ROMKEY单元的版图结构，包括两个上述的ROMKEY单元的版图结构形成的ROMKEY单元，两个所述ROMKEY单元串联连接。

根据本申请实施例的第一个方面，还提供一种四倍驱动力的ROMKEY单元的版图结构，包括四个上述的ROMKEY单元的版图结构形成的ROMKEY单元，四个所述ROMKEY单元串联连接。

根据本申请实施例的第二个方面，提供了一种芯片版图布局方法，包括：

根据ROMKEY区域与ROM区域或与加密区域的走线距离，确定驱动力相匹配的ROMKEY标准单元，所述ROMKEY标准单元是根据本申请实施例第一方面提供的ROMKEY单元的版图结构形成的；

根据ROMKEY二进制密钥的长度对ROMKEY标准单元进行例化，得到所需数量的ROMKEY标准单元；

通过布图布线工具调用ROMKEY标准单元进行布局布线形成芯片版图。

进一步地，所述通过布图布线工具调用ROMKEY标准单元进行布局布线形成芯片版图，包括：通过综合工具产生用于定义二进制码密钥的网表；通过布图布线工具调用ROMKEY标准单元，根据网表定义的二进制码将ROMKEY标准单元的逻辑输出端进行自动连接，以实现对应二进制码的逻辑输出。

进一步地，所述ROMKEY标准单元以阵列形式排布于芯片版图的数字逻辑区域；或者，所述ROMKEY标准单元以分散形式排布于芯片版图的数字逻辑区域。

本申请实施例还提供一种芯片，包括ROM存储单元和数字逻辑区域；所述数字逻辑区域包括2

进一步地，所述2

本申请实施例的ROMKEY单元版图结构简单灵活、适配性强，可适用于各类工艺制程领域；在对芯片改版设计时如需更新ROMKEY密钥或ROMCODE，仅修改一层光罩掩模版即可实现不同的逻辑输出。本申请的版图结构可根据项目需求选择逻辑输出端TIE1和TIE0自由组合，采用底层走线，走线金属层低、隐蔽性好，提高了物理攻击者使用FIB 等方式的攻击难度。

附图说明

此处所说明的附图用来提供对本申请的进一步理解，构成本申请的一部分，本申请的示意性实施例及其说明用于解释本申请，并不构成对本申请的不当限定。在附图中：

图1为本申请一个实施例提供的ROMKEY单元的版图结构的示意图；

图2为本申请另一个实施例提供的ROMKEY单元的版图结构的示意图；

图3为本申请一个实施例提供的第一逻辑版图区和第二逻辑版图区的结构图；

图4为本申请一个实施例提供的第一逻辑版图区和第二逻辑版图区的拼接图；

图5为本申请实施例提供的输出为逻辑“1”的ROMKEY单元的版图结构；

图6为本申请实施例提供的输出为逻辑“0”的ROMKEY单元的版图结构；

图7为本申请实施例提供的二倍驱动力的ROMKEY单元的版图结构；

图8为本申请实施例提供的四倍驱动力的ROMKEY单元的版图结构；

图9是本发明一种实施方式提供的芯片版图布局方法的流程图。

具体实施方式

为了使本申请实施例中的技术方案及优点更加清楚明白，以下结合附图对本申请的示例性实施例进行进一步详细的说明，显然，所描述的实施例仅是本申请的一部分实施例，而不是所有实施例的穷举。需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。

应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。

在本申请的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，或者是该申请产品使用时惯常摆放的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。此外，术语“第一”、“第二”、“第三”等仅用于区分描述，而不能理解为指示或暗示相对重要性。

在本申请中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连接，也可以是电连接或可以互相通讯；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本申请中的具体含义。

如背景技术中所介绍的，现有技术通过将128 Bit二进制码转化为由高到低的16个不同的ROMKEY单元，每个ROMKEY单元按照8位0、1码由高到低由ROMKEY_1和ROMKEY_0和ROMKEY_EDGE（边缘版图区）排列实现，数字后端设计时调用16个ROMKEY单元实现密钥硬件固化。该方法存在以下缺陷：一是ROMKEY_1版图区、ROMKEY_0版图区的底层版图图层PPLUS（P型离子注入区）区域，NWELL（N阱）区域，NPLUS（N型离子注入区）区域不一致，若芯片需要更新密钥和ROMCODE，整个芯片底层掩模板至少需要修改四层掩膜，改版流片的成本高，设计不够灵活；二是需要将16个ROMKEY单元对应的二进制码手动固化成ROMKEY_1和ROMKEY_0，手动固化过程存在设计风险；三是该方案受限于工艺制程。

针对上述问题，本申请实施例提供一种ROMKEY单元的版图结构，包括第一逻辑版图区和第二逻辑版图区，第一逻辑版图区和第二逻辑版图区设置有各自的逻辑输出端，第一逻辑版图区的逻辑输出端和第二逻辑版图区的逻辑输出端的上方均覆盖金属带。第一逻辑版图区的逻辑输出端通过连接孔与金属带连接，以实现第一逻辑功能；或者，第二逻辑版图区的逻辑输出端通过连接孔与金属带连接，以实现第二逻辑功能。本申请的版图结构简单灵活、适配性强，可适用于各类工艺制程领域；在对芯片改版设计时如需更新ROMKEY密钥或ROMCODE，仅修改一层光罩掩模版即可实现不同的逻辑输出。本申请的版图结构可根据项目需求选择逻辑输出端TIE1和TIE0自由组合，采用底层走线，走线金属层低、隐蔽性好，提高了物理攻击者使用FIB 等方式的攻击难度。

参照图1和图2，本实施方式提供一种ROMKEY单元的版图结构，包括第一逻辑版图区和第二逻辑版图区。第一逻辑版图区设置有逻辑输出端TIE1，第二逻辑版图区设置有逻辑输出端TIE0，第一逻辑版图区的逻辑输出端TIE1和第二逻辑版图区的逻辑输出端TIE0的上方均覆盖金属带METAL2。如图1所示，第一逻辑版图区的逻辑输出端TIE1通过连接孔VIA1与金属带METAL2连接，实现输出逻辑“1”的功能。如图2所示，第二逻辑版图区的逻辑输出端TIE0通过连接孔VIA1与金属带METAL2连接，实现输出逻辑“0”的功能。

第一逻辑版图区和第二逻辑版图区构成ROMKEY标准单元，逻辑输出端TIE1和逻辑输出端TIE0为金属层，通过连接孔VIA1连接逻辑输出端TIE1的金属层或连接逻辑输出端TIE0的金属层来控制ROMKEY标准单元输出逻辑“1”或逻辑“0”。将金属带METAL2覆盖在TIE1和TIE0两个输出端口上，在版图设计时，若需要输出逻辑“1”，则将连接孔VIA1连接到TIE1，使TIE1与METAL2连通，从而使ROMKEY标准单元输出为逻辑“1”；若需要输出逻辑“0”，则将连接孔VIA1连接到TIE0，使TIE0与METAL2连通，从而使ROMKEY标准单元输出为逻辑“0”。组成连接孔VIA1的金属层同时作为ROM存储器的码点层，用来编译芯片的控制逻辑程序。将ROM码点层和ROMKEY标准单元的输出控制层设计为同一过孔金属层，在对芯片改版设计时如需更新ROMKEY密钥或ROMCODE，仅修改一层光罩掩模版（对应VIA1）即可实现。

图3为本申请一个实施例提供的第一逻辑版图区和第二逻辑版图区的结构图。如图3所示，第一逻辑版图区包括：PPLUS区域、NPLUS区域、NWELL区域以及POLY区域，PPLUS区域位于NWELL区域内，POLY区域p1穿过PPLUS区域和NPLUS区域。PPLUS区域、NPLUS区域、NWELL区域以及POLY区域的高度或宽度与版图结构周围的数字标准单元的高度或宽度相同，以便于拼接。第一逻辑版图区的PPLUS区域包括第一有源区d1，第一有源区d1和第二有源区d2的上方覆盖有金属层（m1、m2、m3、m4），第一有源区d1通过过孔c1与金属层m1连接，从而连接到电源端VCC，逻辑输出端TIE1通过过孔c2与金属层m2连接，从而与第一有源区d1连通，通过第一有源区d1连接到电源端VCC。第一逻辑版图区的NPLUS区域包括第二有源区d2，第二有源区d2通过过孔c4与金属层m3连接，通过过孔c5与金属层m4连接，从而连接到接地端GND。POLY区域p1通过过孔c3与金属层m3连接。第二逻辑版图区包括：PPLUS区域、NPLUS区域、NWELL区域以及POLY区域，PPLUS区域位于NWELL区域内，POLY区域p1穿过PPLUS区域和NPLUS区域。PPLUS区域、NPLUS区域、NWELL区域以及POLY区域的高度或宽度与版图结构周围的数字标准单元的高度或宽度相同，以便于拼接。第二逻辑版图区的PPLUS区域包括第一有源区d1，第一有源区d1和第二有源区d2的上方覆盖有金属层（m1、m2、m3、m4），第一有源区d1通过过孔c1与金属层m1连接，从而连接到电源端VCC，第一有源区d1通过过孔c2、c3与金属层m2连接。POLY区域p1通过过孔c4与金属层m2连接。第二逻辑版图区的NPLUS区域包括第二有源区d2，第二有源区d2通过过孔c5、c6与金属层m4连接，从而连接到接地端GND。逻辑输出端TIE0通过过孔c7、c8与金属层m3连接，从而与第二有源区d2连通，通过第二有源区d2连接到接地端GND。

如图4所示，将第一逻辑版图区和第二逻辑版图区拼接在一起，通过金属带METAL2覆盖第一逻辑版图区的逻辑输出端TIE1和第二逻辑版图区的逻辑输出端TIE0，形成一个一倍驱动力的ROMKEY单元。ROMKEY单元的第一逻辑版图区与第二逻辑版图区的间隔距离为零。ROMKEY单元包含VCC、GND、TIE1和TIE0四个端口。参照图5，在数字前端设计密钥单元时若需ROMKEY单元输出为逻辑“1”，通过连接孔VIA1连接逻辑输出端TIE1与金属带METAL2。参照图6，在数字前端设计密钥单元时若需ROMKEY单元输出为逻辑“0”，通过连接孔VIA1连接逻辑输出端TIE0与金属带METAL2。

ROMKEY单元的第一逻辑版图区和第二逻辑版图区的布局还可以根据工艺和芯片走线长度需要的驱动力来确定。在ROMKEY区域距离ROM或加密区域较远，对走线要求较强驱动时，可采用二倍驱动力的ROMKEY单元或四倍驱动力的ROMKEY单元。参照图7，二倍驱动力的ROMKEY单元版图结构包括两个一倍驱动力的ROMKEY单元，版图中两个ROMKEY单元以串联方式连接。参照图8，四倍驱动力的ROMKEY单元版图结构包括四个一倍驱动力的ROMKEY单元，版图中4个ROMKEY单元以串联方式连接。

本实施方式的ROMKEY单元版图结构，可以根据芯片工艺制程和设计需求自由选择ROMKEY标准单元的逻辑输出端TIE1或TIE0，无需手动设计固化ROMKEY单元，结构简单灵活、适配性强，不局限工艺制程，可适用于各类工艺制程领域。该版图结构可根据项目需求选择逻辑输出端TIE1和TIE0自由组合，采用底层走线，走线金属层低、隐蔽性好，提高了物理攻击者使用FIB 等方式的攻击难度。

图9是本发明一种实施方式提供的芯片版图布局方法的流程图。如图9所示，本实施方式提供一种芯片版图布局方法，包括以下步骤：

S1、根据ROMKEY区域与ROM区域或与加密区域的走线距离，确定驱动力相匹配的ROMKEY标准单元。所述ROMKEY标准单元是根据上述实施例的ROMKEY单元的版图结构形成的。

举例而言，若ROMKEY区域与ROM区域或加密区域的走线距离比较近，则匹配一倍驱动力的ROMKEY标准单元；若ROMKEY区域与ROM区域或加密区域的走线距离比较远，则匹配二倍驱动力的ROMKEY标准单元或者四倍驱动力的ROMKEY标准单元。

S2、根据ROMKEY二进制密钥的长度对ROMKEY标准单元进行例化，形成所需数量的ROMKEY标准单元。例如，ROMKEY密钥的二进制码长度为128 Bit，需要将ROMKEY标准单元例化128次；若ROMKEY密钥的二进制码长度为32 Bit，则将ROMKEY标准单元例化32次。

S3、通过布图布线工具调用ROMKEY标准单元进行布局布线形成芯片版图。

具体的，通过综合工具（Design compiler）产生用于定义二进制码密钥的网表，通过布图布线工具调用ROMKEY标准单元，根据网表定义的二进制码将ROMKEY标准单元的逻辑输出端进行自动连接，以实现对应二进制码的逻辑输出。举例而言，若需要输出逻辑“1”，则将ROMKEY标准单元的连接孔VIA1连接到TIE1，使TIE1与METAL2连通，从而使ROMKEY标准单元输出为逻辑“1”；若需要输出逻辑“0”，则将连接孔VIA1连接到TIE0，使TIE0与METAL2连通，从而使ROMKEY标准单元输出为逻辑“0”。由于组成连接孔VIA1的金属层也作为ROM存储器的码点层，可用于编译芯片的控制逻辑程序。ROM码点层和ROMKEY标准单元的输出控制层为同一过孔金属层，在对芯片版图进行改版设计时，如需更新ROMKEY密钥或ROMCODE，仅修改一层光罩掩模版即可，大幅节约量产芯片的生产成本。

可选的，ROMKEY标准单元以阵列形式排布于芯片版图的数字逻辑区域，或者ROMKEY标准单元以分散形式排布于芯片版图的数字逻辑区域。ROMKEY标准单元融合于数字逻辑区，占芯片版图面积非常小，走线金属层低、隐蔽性好。

本实施方式的芯片版图布局方法，可以根据芯片工艺制程和设计需求自由选择ROMKEY标准单元的逻辑输出端TIE1或TIE0，无需手动设计固化ROMKEY单元，设计实现上非常灵活，且不局限工艺制程，适用于各类工艺制程领域。本方法可根据项目需求选择ROMKEY标准单元的TIE1和TIE0自由组合构成所需长度的密钥，采用底层走线，提高了物理攻击者使用FIB 等方式的攻击难度。

本发明实施方式还提供一种芯片，包括ROM存储单元和数字逻辑区域。所述数字逻辑区域包括2

尽管已描述了本申请的优选实施例，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例作出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本申请范围的所有变更和修改。

显然，本领域的技术人员可以对本申请进行各种改动和变型而不脱离本申请的精神和范围。这样，倘若本申请的这些修改和变型属于本申请权利要求及其等同技术的范围之内，则本申请也意图包含这些改动和变型在内。