基于数据加权平均算法的逐次逼近式模数转换器电路

摘要

本申请涉及一种基于数据加权平均算法的逐次逼近式模数转换器电路。所述电路包括：量化器，用于根据输入模拟信号生成数字信号；数据加权平均模块，与所述量化器电连接，用于根据所述数字信号生成数据加权平均输出信号。采用本电路能够当想要提高逐次逼近式模拟数字转换器的精度而采用多位量化器时，有效减小反馈数模转换器的的非线性误差，把低频噪声推向高频，最终可以通过数字低通滤波器滤除，提高逐次逼近式模数转换器的性能，所需硬件资源小、电路简单易于实现且有利于芯片集成应用。

说明书

技术领域

本申请涉及集成电路技术领域，特别是涉及一种基于数据加权平均算法的逐次逼近式模数转换器电路。

背景技术

作为模拟信号和数字信号的沟通桥梁，模数转换器发挥着至关重要的作用，逐次逼近式模拟数字转换器具有低功耗、高分辨率、高精度、以及小尺寸等优点，广泛应用于物联网、数字通信、汽车电子传感、数字音视频等各个领域。近年来，由于半导体和集成电路工艺水平的的发展，对模数转换器的功耗、精度等提出了更高的要求。

为了在较低阶数和不能太高的过采样率条件下提高逐次逼近式模拟数字转换器的精度，采用了多位量化器的方法。但是多位量化器增加了模拟数字转换器的复杂性、要求用于反馈的多位数模转换器有足够的精度来保证最后量化的精度并且引入了反馈多位数模转换器的非线性误差，增大了低频噪声，减小了信噪比。

发明内容

基于此，有必要针对上述技术问题，提供一种基于数据加权平均算法的逐次逼近式模数转换器电路，通过数字校正方法对模数转换器进行优化，提高其精度。

为了实现上述目的及其他目的，本申请的第一方面提供了一种基于数据加权平均算法的逐次逼近式模数转换器电路，所述的电路包括：

量化器，用于根据输入模拟信号生成数字信号；

数据加权平均模块，与所述量化器电连接，用于根据所述数字信号生成数据加权平均输出信号。

于上述实施例的基于数据加权平均算法的逐次逼近式模数转换器电路中，首先通过量化器将模拟信号转化为数字信号，再通过数据加权平均模块使数据每单位的权重相同，保证了后续电路选取电容概率相同。有效减小反馈数模转换器的的非线性误差，把低频噪声推向高频，最终可以通过数字低通滤波器滤除，提高逐次逼近式模数转换器的性能。

在其中一个实施例中，所述数据加权平均模块还包括：

温度计码编码模块，与所述量化器电连接，用于根据所述数字信号生成温度计码。

在其中一个实施例中，所述数据加权平均模块还包括：

累加器，与所述量化器电连接，用于根据数字信号生成移位选择控制信号。

在其中一个实施例中，所述数据加权平均模块还包括：

桶形移位器，与所述温度计码编码模块及所述累加器均电连接，用于根据所述温度计码及所述移位选择控制信号生成第一输出信号。

在其中一个实施例中，所述累加器包括：

加法器，与所述量化器电连接，用于将所述数字信号进行求和运算生成第一移位信号；

第一寄存器，与所述加法器电连接，用于存储所述第一移位信号并生成移位选择控制信号。

在其中一个实施例中，所述数据加权平均模块还包括：

第二寄存器，与所述桶形移位器电连接，用于存储所述第一输出信号生成数据加权平均输出信号。

在其中一个实施例中，所述第一寄存器包括先入先出寄存器；

所述第二寄存器包括先入先出寄存器。

本申请的第二方面提供了一种模数转换器，包括本申请实施例中任一项所述的基于数据加权平均算法的逐次逼近式模数转换器电路。

本申请的第三方面提供了一种数据加权平均算法，用于控制本申请实施例中所述的模数转换器动作，所述方法包括：

根据获取到的模拟信号生成数字信号；

根据所述数字信号生成温度计码及移位选择控制信号；

根据所述温度计码及所述移位选择控制信号生成数据加权平均输出信号。

在其中一个实施例中，所述温度计码及所述移位选择控制信号通过桶形移位器生成移位信号并决定移位结果。

附图说明

为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本申请一实施例中提供的基于数据加权平均算法的逐次逼近式模数转换器电路的结构示意图；

图2为本申请一实施例中提供的基于数据加权平均算法的逐次逼近式模数转换器电路的信号时序示意图；

图3为本申请一实施例中提供的数据加权平均算法的流程示意图；

图4为本申请一实施例中提供的数据加权平均算法的原理图。

附图标记说明：

10、量化器；20、数据加权平均模块；21、温度计码编码模块；22、累加器；221、加法器；222、第一寄存器；23、桶形移位器；24、第二寄存器。

具体实施方式

为了便于理解本申请，下面将参照相关附图对本申请进行更全面的描述。附图中给出了本申请的实施例。但是，本申请可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使本申请的公开内容更加透彻全面。

除非另有定义，本文所使用的所有的技术和科学术语与属于本申请的技术领域的技术人员通常理解的含义相同。本文中在本申请的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本申请。

可以理解，本申请所使用的术语“第一”、“第二”等可在本文中用于描述各种元件，但这些元件不受这些术语限制。这些术语仅用于将第一个元件与另一个元件区分。

需要说明的是，当一个元件被认为是“连接”另一个元件时，它可以是直接连接到另一个元件，或者通过居中元件连接另一个元件。此外，以下实施例中的“连接”，如果被连接的对象之间具有电信号或数据的传递，则应理解为“电连接”、“通信连接”等。

在此使用时，单数形式的“一”、“一个”和“所述/该”也可以包括复数形式，除非上下文清楚指出另外的方式。还应当理解的是，术语“包括/包含”或“具有”等指定所陈述的特征、整体、步骤、操作、组件、部分或它们的组合的存在，但是不排除存在或添加一个或更多个其他特征、整体、步骤、操作、组件、部分或它们的组合的可能性。

正如背景技术所述，为了在较低阶数和不能太高的过采样率条件下提高逐次逼近式模拟数字转换器的精度，采用了多位量化器的方法，多位量化器可以增加信噪比，使系统容易稳定，产生较少的谐波分量，使降采样滤波器变得相对简单，但是多位量化器增加了模拟数字转换器的复杂性，并且要求用于反馈的多位DAC有足够的精度来保证最后量化的精度。然而在提高了模拟数字转换器精度的同时也引入反馈多位DAC的非线性误差,必须通过数字或模拟校正方法对其进行优化。

目前，最常用的数字校正技术是动态元件匹配(Dynamic Element Matching，DEM)技术，DEM技术包括单级平均法(Individual Level Averaging)、随机选择法(RandomSelection)、数据平均权重法(Data Weighted Averaging，DWA)。

其中DWA算法是硬件实现较为简单、性能较好的DEM技术，DWA算法也称为元件旋转法。DWA算法模块可以通过Verilog数字电路实现，电路结构简单、面积小、功耗低、能有效降低非线性误差对模数转换器性能的影响。

常规的DAC调制器是使用温度计码，但温度计码每个数据位数的权重不同，低位权重大、高位权重小，DAC调制器在选取电容的时候低位的选取概率大，高位的选取概率小，电容选取的不均匀造成失配误差，对DAC的输出造成很大影响，最终影响模拟数字转换器性能。

基于此，请参考图1，在本申请的一个实施例中提供了一种基于数据加权平均算法的逐次逼近式模数转换器电路，所述的电路包括量化器10及数据加权平均模块20；量化器10，用于根据输入模拟信号生成数字信号；数据加权平均模块20与所述量化器10电连接，用于根据所述数字信号生成数据加权平均输出信号。

具体地，于上述实施例的基于数据加权平均算法的逐次逼近式模数转换器电路中，首先通过量化器10将模拟信号转化为数字信号，例如，在一些实施例中，模拟信号通过多位量化器10量化为5bit数字信号。再通过数据加权平均模块20使数据每bit的权重相同，保证了后续电路选取电容概率相同。有效减小反馈数模转换器的的非线性误差，使模拟数字转换器低频带宽内谐波分量大大减小，把低频噪声推向高频，最终可以通过数字低通滤波器滤除，提高逐次逼近式模数转换器的性能。

数据权重平均技术也称为元件旋转法。其工作原理是通过循环选择每个元件，使得在经过很多的时钟周期之后，每个元件被选取的概率相同。这样就能把DAC的非线性噪声从低频的信号带宽推到更高的频带，再被后级的数字滤波器滤除。

请继续参考图1，所述数据加权平均模块20还包括温度计码编码模块21，温度计码编码模块21与所述量化器10电连接，用于根据所述数字信号生成温度计码。

具体地，通过温度计码编码模块21将i数字信号转为2

在其中一个实施例中，所述数据加权平均模块20还包括累加器22，累加器22与所述量化器10电连接，用于根据数字信号生成移位选择控制信号。

具体地，5bit数字信号通过累加器22生成并寄存指针。累加器22是一种寄存器，用来储存计算产生的中间结果。如果没有像累加器22这样的寄存器，那么在每次计算(加法，乘法，移位等等)后就必须要把结果写回到内存，也许马上就得读回来。然而存取主存的速度是比从算术逻辑单元到有直接路径的累加器22存取更慢。

在其中一个实施例中，所述数据加权平均模块20还包括桶形移位器23，桶形移位器23与所述温度计码编码模块21及所述累加器22均电连接，用于根据所述温度计码及所述移位选择控制信号生成第一输出信号。

具体地，由累加器22生成的指针及温度计码编码模块21生成的32为温度计码共同决定DWA算法的输出。桶式移位器是一种数字电路，可以在一个时钟频率周期内，将数据字进行特定比特数的移位。桶式移位器可以用一串的数据选择器实现，某一个数据选择器的输出是其他数据选择器的输入，其关系则视要位移的比特数而定。例如，以一个四比特的桶式移位器为例，一开始的输入是A,B,C及D，桶式移位器可以由输入ABCD得到DABC、CDAB或BCDA，所有比特的信息都会留下来，只是位置以循环组合的方式改变，桶式移位器有许多不同的应用，是微处理器中的一个重要成分。

在其中一个实施例中，所述累加器22包括加法器221及第一寄存器222；加法器221与所述量化器10电连接，用于将所述数字信号进行求和运算生成第一移位信号；第一寄存器222与所述加法器221电连接，用于存储所述第一移位信号并生成移位选择控制信号。

具体地，将加法器221直接与5bit量化器10连接既可以选择五位加法器221，可以减少线路的复杂度、节约成本。加法器221是产生数的和的装置。加数和被加数为输入，和数与进位为输出的装置为半加器。若加数、被加数与低位的进位数为输入，而和数与进位为输出则为全加器。常用作计算机算术逻辑部件，执行逻辑操作、移位与指令调用。在电子学中，加法器221是一种数位电路，其可进行数字的加法计算。三码，主要的加法器221是以二进制作运算。

具体地，寄存器的功能是存储二进制代码，它是由具有存储功能的触发器组合起来构成的。一个触发器可以存储1位二进制代码，故存放n位二进制代码的寄存器，需用n个触发器来构成。按照功能的不同，可将寄存器分为基本寄存器和移位寄存器两大类。基本寄存器只能并行送入数据，也只能并行输出。移位寄存器中的数据可以在移位脉冲作用下依次逐位右移或左移，数据既可以并行输入、并行输出，也可以串行输入、串行输出，还可以并行输入、串行输出，或串行输入、并行输出，十分灵活，用途也很广。

在其中一个实施例中，所述数据加权平均模块20还包括第二寄存器24，第二寄存器24与所述桶形移位器23电连接，用于存储所述第一输出信号生成数据加权平均输出信号。

在其中一个实施例中，所述第一寄存器222包括先入先出寄存器；

所述第二寄存器24包括先入先出寄存器。

具体地，先入先出寄存器(First Input First Output，FIFO)简单说就是指先进先出。由于微电子技术的飞速发展，新一代FIFO芯片容量越来越大，体积越来越小，价格越来越便宜。作为一种新型大规模集成电路，FIFO芯片以其灵活、方便、高效的特性，逐渐在高速数据采集、高速数据处理、高速数据传输以及多机处理系统中得到越来越广泛的应用。FIFO存储器是一个先入先出的双口缓冲器，即第一个进入其内的数据第一个被移出，其中一个是存储器的输入口，另一个口是存储器的输出口。对于单片FIFO来说，主要有两种结构：触发导向结构和零导向传输结构。触发导向传输结构的FIFO是由寄存器阵列构成的，零导向传输结构的FIFO是由具有读和写地址指针的双口RAM构成。

在本申请的一个实施例中提供了一种模数转换器，包括本申请实施例中任一项所述的基于数据加权平均算法的逐次逼近式模数转换器电路。

请参考图2，clk表示时钟信号、rstn表示复位输入信号的取反信号、adc_in表示ADC的输入信号、adc_temp表示通过温度计码编码模块后生成的温度计码、dwa_select表示选择控制信号、dwa_output表示DWA算法的输出信号。

具体地，从温度计码编码开始到最终DWA输出可在一个时钟信号(CLK)内完成，累加器在时钟信号下降沿进行采样寄存生成控制信号，完成桶型移位后在时钟信号上升沿进行采样寄存，从温度计码编码开始到最终DWA输出可在一个时钟信号内完成，响应速度快，可及时给到后续电路进行处理。

请参考图3，在本申请的一个实施例中提供了一种数据加权平均算法，用于控制本申请实施例中所述的模数转换器动作，所述方法包括：

步骤S10：根据获取到的模拟信号生成数字信号；

步骤S20：根据所述数字信号生成温度计码及移位选择控制信号；

步骤S30：根据所述温度计码及所述移位选择控制信号生成数据加权平均输出信号。

在其中一个实施例中，所述温度计码及所述移位选择控制信号通过桶形移位器生成移位信号并决定移位结果。

具体地，例如，在一些实施例中，当所述量化器为2bit量化器时，通过所述温度计码编码模块生成2

ADC_TEMP[0]、ADC_TEMP[1]、ADC_TEMP[2]及ADC_TEMP[3]为4bit温度计码，SEL[0]及SEL[1]为通过累加器模块后生成的2bit选择控制信号，DWA_out[0]、DWA_out[1]、DWA_out[2]及DWA_out[3]为最后DWA算法的输出信号。

应该理解的是，虽然图3的流程图中的各个步骤按照箭头的指示依次显示，但是这些步骤并不是必然按照箭头指示的顺序依次执行。除非本文中有明确的说明，这些步骤的执行并没有严格的顺序限制，这些步骤可以以其它的顺序执行。而且，图3中的至少一部分步骤可以包括多个步骤或者多个阶段，这些步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，这些步骤或者阶段的执行顺序也不必然是依次进行，而是可以与其它步骤或者其它步骤中的步骤或者阶段的至少一部分轮流或者交替地执行。

本领域普通技术人员可以理解实现上述实施例方法中的全部或部分流程，是可以通过计算机程序来指令相关的硬件来完成，所述的计算机程序可存储于一非易失性计算机可读取存储介质中，该计算机程序在执行时，可包括如上述各方法的实施例的流程。其中，本申请所提供的各实施例中所使用的对存储器、存储、数据库或其它介质的任何引用，均可包括非易失性和易失性存储器中的至少一种。非易失性存储器可包括只读存储器(Read-Only Memory，ROM)、磁带、软盘、闪存或光存储器等。易失性存储器可包括随机存取存储器(Random Access Memory，RAM)或外部高速缓冲存储器。作为说明而非局限，RAM可以是多种形式，比如静态随机存取存储器(Static Random Access Memory，SRAM)或动态随机存取存储器(Dynamic Random Access Memory，DRAM)等。

在本说明书的描述中，参考术语“有些实施例”、“其他实施例”、“理想实施例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特征包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性描述不一定指的是相同的实施例或示例。

以上实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。

以上所述实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请专利的保护范围应以所附权利要求为准。