多比特存内内积暨异或单元、异或向量及操作方法

摘要

多比特存内内积暨异或单元、异或向量及操作方法，包括N个并联的1FeFET1R结构、输入晶体管、第一反相器和第二反相器，N为大于1的自然数，所述1FeFET1R结构包括电连接的FeFET和电阻，每个1FeFET1R结构的电阻均与输入晶体管电连接，所述输入晶体管的栅极通过第一反相器与其中一个1FeFET1R结构中FeFET的栅极电连接，该1FeFET1R结构中FeFET的栅极通过第二反相器与另一个1FeFET1R结构中FeFET的栅极电连接。本发明首次提出基于非易失存储器件且同时支持多比特存内内积暨异或的单元及其向量，在搜索能耗、搜索延时以及面积三大指标上均表现更优。

说明书

技术领域

本发明涉及存储、计算、电路领域，具体涉及一种多比特存内内积暨异或单元、异或向量及操作方法。

背景技术

在人工智能大量数据密集计算的背景下，各种二值神经网络(Binary NeuralNetworks，BNN)及超高维度向量计算(Hyperdimensional Computing，HDC)已经被证明可以高效地应用于不同实际场景如：物体追踪，声音识别，图像聚类等等。由于传统冯-诺伊曼计算机架构计算单元与存储单元的分离会导致高延时和能耗，以存算一体架构替代传统冯-诺伊曼计算机架构成为研究热点；由各种新型非易失器件所组成的存算一体单元能实现不同的逻辑运算，如单一个铁电晶体管即可实现二值向量之间“与”的逻辑运算。

然而，真实应用下，二值向量并不能满足数据密集的运算场景；多比特内积的运算单元可以更广泛应用于人工智能场景如卷积神经网络。基于传统SRAM的多比特存内多比特内积单元近年来被广泛提出，但其在延时、能耗、面积、可扩展性等仍存在诸多缺陷，并且基于新型非易失存储器件的多比特存内内积暨异或架构仍未被提出；同时，在实现多比特内积之于，实际场景如二值卷积神经网络仍然会需要实现异或功能，又如汉明码距离本身即为按位异或运算，因此，本发明提出同时适用于多比特向量内积以及异或功能的存算单元。

发明内容

本发明的目的在于提出一种多比特存内内积暨异或单元及其异或向量的技术方案，首次提出基于FeFET的实现方式，且能耗、搜索延时、面积等指标与现在仅有的工作相比有所提升。

为实现上述目的，本发明提供了如下方案：

一种多比特存内内积暨异或单元，包括N个并联的1FeFET1R结构、输入晶体管、第一反相器和第二反相器，N为大于1的自然数，所述1FeFET1R结构包括电连接的FeFET和电阻，每个1FeFET1R结构的电阻均与输入晶体管电连接，所述输入晶体管的栅极通过第一反相器与其中一个1FeFET1R结构中FeFET的栅极电连接，该1FeFET1R结构中FeFET的栅极通过第二反相器与另一个1FeFET1R结构中FeFET的栅极电连接。

进一步地，每个1FeFET1R结构中电阻的阻值不同，形成一连串输出电流为一系列二进制2

进一步地，所述1FeFET1R结构中电阻与FeFET的漏极或源极电连接。

进一步地，所述输入晶体管工作于线性区，其将向量元素之权重映射为电压并输入于对应FeFET的栅极。

进一步地，所述第一反相器用于输入向量元素的互补值。

进一步地，所述第二反相器用于两对应FeFET存入互补值。

本发明还提供一种多比特存内内积暨异或向量，包括M个如上所述多比特存内内积暨异或单元，该M个多比特存内内积暨异或单元并联。

本发明还提供一种如上所述多比特存内内积暨异或向量的操作方法，包括：

S1存储向量的每个向量元素先存入多比特存内内积暨异或单元，具体存入方法为：存入向量的每个向量元素为二进制，根据欲输入的向量元素二进制值，如果为‘1’，在对应的FeFET栅极输入高电压，使FeFET存入‘1’；如果为‘0’，则在对应的FeFET栅极输入低电压，使FeFET存入‘0’，同时，于另一异或1FeFET1R结构通过反相器存入

S2存入向量的向量元素存入多比特存内内积暨异或单元后，当查询向量来临时，同时进行以下操作：

S2.1查询向量的向量元素以电压的形式施加于多比特存内内积暨异或单元中的输入晶体管的栅极；同时，查询向量的向量元素通过第一反相器对应1FeFET1R结构；

S2.2对于实现多比特内积功能，每个FeFET的栅极同时输入高电压，利用FeFET本身即可实现“与”的特点，当存储值为‘0’时，输出为‘0’；当存储值为‘1’时，输出为‘1’；

S2.3对于实现多比特功能，两个反相器处于关断状态；对于实现异或功能，两个反相器接上电源，处于工作状态，且前N-1个FeFET的栅极同时输入低电压，即存入‘0’。

本发明的有益效果如下：

本发明首次提出基于非易失存储器件且同时支持多比特存内内积暨异或的单元及其向量，在搜索能耗、搜索延时以及面积三大指标上均表现更优。

附图说明

图1是N＝4比特的多比特存内内积暨异或单元应用于余弦搜索架构示意图；

图2是本发明内容电路图，单个N＝4比特的多比特存内内积暨异或单元电路图；

图3(a)是N＝4比特下，单个多比特存内内积暨异或单元存储值由0000至1111的结果示意图；

图3(b)是N＝4比特下，单个多比特存内内积暨异或单元存储值由0000至1111经过100次蒙特卡洛的结果示意图；

图4(a)和(b)分别为N＝4/N＝6扩展示意图，其中分析了多比特存内内积暨异或单元的可扩展性，图4(b)展示了即使到N＝6，最坏情况只会有一比特运算无法区分；

图5是N＝4比特下，单个多比特存内内积暨异或单元内电阻值降低的结果示意图；

图6是基于图1下多比特存内内积暨异或单元应用示意图。

具体实施方式

下面结合附图和具体实施例对本发明作进一步详细说明。

请参阅图1-6，一种多比特存内内积暨异或单元，包括N个并联的1FeFET1R结构1、输入晶体管2、第一反相器3和第二反相器4，N为大于1的自然数，所述1FeFET1R结构1包括FeFET100和电阻101，电阻101与FeFET100的漏极或源极电连接，每个1FeFET1R结构1的电阻101均与输入晶体管2电连接，所述输入晶体管2的栅极通过第一反相器3与其中一个1FeFET1R结构1中FeFET100的栅极电连接，该1FeFET1R结构1中FeFET100的栅极通过第二反相器4与另一个1FeFET1R结构1中FeFET100的栅极电连接。

其中，对于工作于比特存内内积模式，要形成N+1比特的内积单元，只需要对N比特结构新增一1FeFET1R结构1，1FeFET1R结构1的电阻101需有2

其中，所述输入晶体管2工作于线性区，其将向量元素之权重映射为电压并输入于对应FeFET100的栅极。

其中，所述第一反相器3用于输入互补值。

其中，所述第二反相器4用于两对应FeFET100存入互补值。

请参阅图2，本发明还提供一种多比特存内内积暨异或向量，包括M个如上所述多比特存内内积暨异或单元C，该M个多比特存内内积暨异或单元C并联，形成一拥有M个向量元素的的向量。

一种如上所述多比特存内内积暨异或向量的操作方法，包括：

S1存储向量的每个向量元素先存入多比特存内内积暨异或单元，具体存入方法为：存入向量的每个向量元素为二进制，以N＝4比特的存内内积单元为例W＝w

S2存入向量的向量元素存入多比特存内内积暨异或单元后，当查询向量来临时，同时进行以下操作：

S2.1查询向量的向量元素以电压的形式施加于多比特存内内积暨异或单元中的输入晶体管的栅极；同时，查询向量的向量元素通过第一反相器对应1FeFET1R结构。

S2.2对于实现多比特内积功能，每个FeFET的栅极同时输入高电压，利用FeFET本身即可实现“与”的特点，当存储值为‘0’时，输出为‘0’；当存储值为‘1’时，输出为‘1’。

S2.3对于实现多比特功能，两个反相器处于关断状态；对于实现异或功能，两个反相器接上电源，处于工作状态，且前N-1个(即图2的V[3]到V[1])FeFET的栅极同时输入低电压，即存入‘0’，使单元只有最右边两个1FeFET1R工作。

单元应用及架构仿真操作流程说明

多比特存内内积暨异或单元组成的向量计算出余弦计算电路输入；如图1所示，以N＝4比特为例，存储阵列中的每个存储单元的晶体管相连形成一含有M个向量元素的向量。此内积结果通过电流镜拷贝，作为余弦计算电路的输入。而图1右边的存储阵列用于计算出每个余弦值的L

多比特存内内积暨异或单元具体运行过程如下

1、在搜索开始前，对每个多比特存内内积暨异或单元输入存储向量；以N＝4比特为例，通过每个多比特存内内积暨异或单元的V[3]～V[0]，分别写入w

2.1、搜索时，当单元工作在多比特存内内积模式下，每个实现多比特存内内积的1FeFET1R，即V[3]～V[0](图2)，用+4V电压脉冲写入，即写入’1’；同时，输入由输入晶体管的栅极输入(图2)。根据输入向量元素值的大小，在0～1.2V之间选取电压。

2.2、搜索时，当单元工作在异或模式下，前N-1個实现多比特存内内积的1FeFET1R，即V[3]～V[1](图2)，用-4V电压脉冲写入，即写入’0’。

本发明的功能和效果通过以下仿真实验进一步说明展示：

1、仿真条件

实验使用基于物理电路的兼容SPECTRE和SPICE模型对由1FeFET1R存储单元组成的存储阵列进行仿真，其中FeFET是基于Preisach模型。该模型实现了高效的设计与分析，已广泛应用于FeFET电路设计中。利用PTM45-HP作为其余晶体管的仿真模型。

仿真架构以图1所示。图1实现人工智能场景的一项应用：基于余弦搜索的最近邻搜索。其原理为，寻找出与输入向量在余弦距离上最相近的存储向量。图1的存储单元(以C表示)即为本发明提出的多比特存内内积暨异或单元；其中图2是以N＝4比特为代表的多比特存内内积暨异或单元。

2、仿真结果

(1)根据图2之多比特存内内积暨异或单元原理图，当电流在纳安培级别时，于SPECTRE仿真表明R

(2)图3(a)的横坐标为输入于多比特存内内积暨异或单元内晶体管栅极的电压，为连续值。曲线由下至上为存储值由0000至1111；图3(b)为考虑了FeFET工艺误差(提取自非专利文献1T.Solimanetal.,“Ultra-LowPowerFlexiblePrecisionFeFETBasedAnalogIn-MemoryComputing”,IEEEIEDM,2020.)，考虑了大电阻误差(提取自非专利文献2D.Saitoetal.,“AnalogIn-memoryComputinginFeFET-based 1T1RArrayforEdgeAIApplications”,IEEE SymposiumonVLSICircuits,2021)和晶体管误差，即领域默认10％大小误差、10％阈值电压误差，所得到的结果。图3(a)的横坐标为输入于多比特存内内积暨异或单元内晶体管栅极的电压，曲线由下至上为存储值0001(1

(3)能耗和延時：

将我们的结果与非专利文献3(M.Ali et al.,“IMAC:In-Memory Multi-BitMultiplication and ACcumulation in 6T SRAM Array”,TCAS-I,2020.)中提出的基于SRAM多比特存内内积暨异或单元进行对比，从图6对向量个数及向量维度分别扩展的结果，本发明得到了超过10

(4)消耗面积：

本发明的面积消耗相比于上述非专利文献3有显著减少，主要是因为利用了新型非易失存储器件FeFET且在设计上相比于传统SRAM更为简单。对于单个多比特存内内积暨异或单元，本发明相比于上述非专利文献3于面积上减少了488倍(SRAM 64.9μm

(5)可扩展性：

图4将N＝4比特的多比特存内内积暨异或单元扩展至N＝6比特，展示了最坏情况下，只会有1的运算不精确；具体来说，对于N＝6的单元，仿真结果表明000111(7

图5展示了将1FeFET1R的电阻调小，失工作电流上升，增加了多比特存内内积暨异或单元中各个支路流出的电流差；表明了在不需要限制电流大小的应用中，如汉明计算，本发明可扩展性进一步上升。

上述实施例用来解释说明本发明，而不是对本发明进行限制，在本发明的精神和权利要求的保护范围内，对本发明做出的任何修改和改变，都落入本发明的保护范围。