一种过零检测电路和同步降压变换器

摘要

本发明提供一种过零检测电路和同步降压变换器。在该过零检测电路中，当同步降压变换器的上桥关断且下桥导通后，电感电流逐渐减小并反向，反向前电感电流由下桥的源极流向漏极，即下桥的源极的电位大于漏极的电位，而反向后电感电流由下桥的漏极流向源极，即下桥的漏极的电位大于源极的电位，因此当下桥的漏极电位不再小于下桥的源极电位时，表明电感电流等于零，即比较电路在电感电流等于零时控制下桥关断，进而该过零检测电路可以实现对电感电流的过零检测；另外，由于差分采样电路具有放大采样信号的作用，所以比较电路的两个输入之间的差值增大，从而提高了比较电路的响应速度，因此本发明提供的过零检测电路的响应速度得到提高。

说明书

技术领域

本发明涉及降压变换器领域，特别是涉及一种过零检测电路和同步降压变换器。

背景技术

如图1所示，同步降压变换器的上桥HS和下桥LS均为开关管；通常情况下，重载时同步降压变换器工作在PWM模式，即电感L电流连续，轻载时同步降压变换器工作在省电模式，即电感L电流断续。当上桥HS关断、下桥LS导通时，可以利用过零检测电路对电感L电流进行过零检测，即：在检测到电感L电流等于零时，控制下桥LS关断，以阻止电感L电流反向。

在实际应用中，受到制造工艺、环境等因素的影响，下桥LS关断和检测到电感L电流等于零之间存在较大时间间隔，从而使得下桥LS在电感L电流反向后才关断，进而造成了能量损耗。

因此，如何提高过零检测的响应速度，是亟待解决的技术问题。

发明内容

有鉴于此，本发明提供了一种过零检测电路和同步降压变换器，以提高过零检测的响应速度。

为实现上述目的，本发明实施例提供如下技术方案：

由上述技术方案可知，本发明提供了一种过零检测电路。该过零检测电路具体包括：比较电路、偏置电路和差分采样电路。在该过零检测电路中，当同步降压变换器的上桥关断且下桥导通后，电感电流逐渐减小并反向，反向前电感电流由下桥的源极流向漏极，即下桥的源极的电位大于漏极的电位，而反向后电感电流由下桥的漏极流向源极，即下桥的漏极的电位大于源极的电位，因此当下桥的漏极电位不再小于下桥的源极电位时，表明电感电流等于零，即比较电路在电感电流等于零时控制下桥关断，进而该过零检测电路可以实现对电感电流的过零检测；另外，由于差分采样电路具有放大作用，所以比较电路的两个输入之间的差值增大，从而提高了比较电路的响应速度，因此本发明提供的过零检测电路的响应速度得到提高。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。

图1为现有技术中的同步降压变换器的结构示意图；

图2和图3分别为本申请实施例提供的过零检测电路的两种结构示意图；

图4为逻辑控制电路的一种实施方式的结构示意图；

图5-图7分别为差分采样电路的三种实施方式的结构示意图；

图8和图9分别为偏置电路的两种实施方式的结构示意图；

图10为比较电路的一种实施方式的结构示意图；

图11为本申请实施例提供的一种同步降压变换器的结构示意图。

具体实施方式

下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

在本申请中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。

为了提高过零检测的响应速度，本申请实施例提供一种过零检测电路，其具体结构如图2所示，具体包括：比较电路10、偏置电路20和差分采样电路30。

在该过零检测电路中，偏置电路20分别与差分采样电路30和比较电路10相连；差分采样电路30的两个输入端分别连接于同步降压变换器中下桥LS的漏极D、源极S，差分采样电路30的两个输出端分别与比较电路10的两个输入端相连；比较电路10的输出端与下桥LS的栅极相连。

工作中，偏置电路20分别向差分采样电路30和比较电路10提供偏置电流；在接收到偏置电流后，差分采样电路30开始对同步降压变换器中下桥LS的漏极D的电位、源极S的电位进行差分采样，并将采样结果输出给比较电路10；在接收到偏置电流后，比较电路10对自身两个输入端接收到的采样结果进行比较，并在下桥LS的漏极D的电位不再小于下桥LS的源极S的电位时，控制该同步降压器中的下桥LS关断。

在该过零检测电路中，当同步降压变换器的上桥关断且下桥导通后，电感电流逐渐减小并反向，反向前电感电流由下桥的源极流向漏极，即下桥的源极的电位大于漏极的电位，而反向后电感电流由下桥的漏极流向源极，即下桥的漏极的电位大于源极的电位，因此当下桥的漏极电位不再小于下桥的源极电位时，表明电感电流等于零，即比较电路在电感电流等于零时控制下桥关断，进而该过零检测电路可以实现对电感电流的过零检测；另外，由于差分采样电路具有放大作用，所以比较电路的两个输入之间的差值增大，从而提高了比较电路的响应速度，因此本发明提供的过零检测电路的响应速度得到提高。

本申请另一实施例提供过零检测电路的另一实施方式，其具体结构如图3所示，该实施方式在上述基础上，还包括：逻辑控制电路40；其中，逻辑控制电路40分别与差分采样电路30、比较电路10和偏置电路20相连。

工作中，在过零检测电路使能使偏置电路20使能；在同步降压变换器处于轻载工况且下桥LS导通后，逻辑控制电路40控制差分采样电路30使能、控制使能的偏置电路20分别输出偏置电流；在同步降压变换器处于轻载工况且下桥LS导通之后的预设时间后，逻辑控制电路40控制比较电路10使能。

通常情况下，在同步降压变换器处于轻载工况时，即同步降压变换器工作在省电模式时，电感电流才可能降低为零并反向，并且通常在下桥LS导通时发生，因此，差分采样电路30在同步降压变换器处于轻载工况且下桥LS导通后使能、偏置电路20同步降压变换器处于轻载工况且下桥LS导通后开始工作即可；并且，如此一来，还可以降低该过零检测电路的功耗。

其中，预设时间是根据实际电路情况进行设定，在延时预设时间后，整体电路会趋于稳定；因此，可以保证比较电路10在整体电路稳定后才进行工作，进而可以降低比较电路10因采样结果出现跳变而发生误判的可能性。

本申请另一实施例提供图3中逻辑控制电路40的一种具体实施方式，其结构如图4所示，具体包括：第一NMOS管NM1、第一PMOS管PM1、第一阻抗支路110(图中仅以一个电阻为例进行展示)、电容支路210、两个与非门和七个非门。

逻辑控制电路40的该实施方式的具体结构如下所示：

第一非门N1的输入端接收LS信号，第一非门N1的输出端与第二非门N2的输入端相连；其中，LS信号为高电平时表征下桥LS导通、为低电平时表征下桥LS关断。

第一与非门Y1的一个输入端与第二非门N2的输出端相连、另一个输入端接收PSM信号，第一与非门Y1的输出端与第三非门N3的输入端相连；其中，PSM信号为高电平时表征同步降压变换器处于轻载工况、为低电平时表征同步降压变换器处于重载工况。

第三非门N3的输出端与第四非门N4的输入端相连，第四非门N4的输出端与第五非门N5的输入端相连，第五非门N5的输出端、第四非门N4的输出端既分别与差分采样电路30的相应控制端相连，又分别与偏置电路20的相应控制端相连。

第一NMOS管NM1的栅极与第一PMOS管PM1的栅极相连，连接点与第二非门N2的输出端相连；第一PMOS管PM1的源极接收电源电压VDD，第一NMOS管NM1的源极接地GND。

第一NMOS管NM1的漏极与第一PMOS管PM1的漏极相连，连接点通过第一阻抗支路110与第六非门N6的输入端相连；电容支路210设置于第六非门N6的输入端与地GND之间。

第二与非门Y2的一个输入端与第六非门N6的输出端相连、另一个输入端与第三非门N3的输出端相连，第二与非门Y2的输出端与第七非门N7的输入端相连；第七非门N7的输出端、第二与非门Y2的输出端分别与比较电路10的相应控制端相连。

其中，第一阻抗支路110包括至少一个电阻，当电阻个数大于1时，各电阻以串联或并联的方式与其他电阻相连；电容支路210包括至少一个电容，当电容个数大于1时，各电容以串联或并联的方式与其他电容相连。

逻辑控制电路40的该实施方式的工作原理如下所示：

图4中虚线框01所示支路由逻辑电路组成，其工作原理较为简单，此处不再详细说明，仅列出第五非门N5的输出端的电位Samp_h和第四非门N4的输出端的电位Samp_n与输入信号(LS信号和PSM信号)之间的对应关系，具体如下表所示。

图4中虚线框02所示支路的工作原理为：当LS信号由高电平变为低电平时，第一PMOS管PM1导通，电源电压VDD通过第一阻抗支路110向电容支路210充电，当电容支路210充满电后，第六反相器的输入端电位变为高电平，由于电容的充电时间较短，可以忽略不计，所以第六反相器的输入端电位立即变为高电平，不存在延时。

此时，第二与非门Y2的一个输入端电位变为低电平，因此PSM信号无论是高电平，还是低电平，第二与非门Y2的输出端的电位均立即变为高电平，第七非门N7的输出端的电位均立即变为低电平。

当LS信号为高电平时，第一NMOS管NM1导通，充电后的电容支路210通过第一NMOS管NM1和第一阻抗支路110缓慢放电，直至电容支路210放电结束后，第六反相器的输入端电位才会降为低电平，由于电容的放电时间较长，不能忽略不计，所以第六反相器的输入端电位延时变为低电平。其中，电容支路210的发电时间即为上述实施例中的预设时间，在实际应用中，可由此对预设时间进行调整。

此时，若PSM为高电平，则第二与非门Y2的另一个输入端电位也为高电平，从而第二与非门Y2的输出端的电位延时变为低电平，第七非门N7的输出端的电位延时变为高电平；若PSM为低电平，则第二与非门Y2的另一个输入端电位为低电平，从而第二与非门Y2的输出端的电位立即变为高电平，第七非门N7的输出端的电位立即变为低电平，不会受到第六反相器的输入端电位延时变为低电平的影响。

因此，第二与非门Y2的输出端的电位Cmp_n、第七非门N7的输出端的电位Cmp_p与输入信号(LS信号和PSM信号)之间的对应关系，具体如下表所示。

上述仅为逻辑控制电路40的一种具体实施方式，在实际应用中，包括但不限于上述实施方式，此处不做具体限定，可视具体情况而定，均在本申请的保护范围内。

本申请另一实施例提供图3中差分采样电路30的一种具体实施方式，其具体结构如图5所示，具体包括：六个NMOS管、两个第二阻抗支路120(图中仅以一个电阻为例进行展示)以及两个第三阻抗支路130(图中仅以一个电阻为例进行展示)。

差分采样电路30的该实施方式的具体结构如下所示：

第二NMOS管NM2的栅极与第四NMOS管NM4的栅极相连，连接点与第二NMOS管NM2的漏极相连；第三NMOS管NM3的栅极与第五NMOS管NM5的栅极相连，连接点与第三NMOS管NM3的漏极相连；第二NMOS管NM2的漏极和第三NMOS管NM3的漏极相连，连接点与偏置电路20相连。

第二NMOS管NM2的源极与第四NMOS管NM4的源极相连，连接点与第六NMOS管NM6的漏极相连，第六NMOS管NM6的源极通过一个第二阻抗支路120连接于下桥LS的漏极D。

第三NMOS管NM3的源极与第五NMOS管NM5的源极相连，连接点与第七NMOS管NM7的漏极相连，第七NMOS管NM7的源极通过另一个第二阻抗支路120连接于下桥LS的源极S。

第六NMOS管NM6的栅极与第七NMOS管NM7的栅极相连，连接点与逻辑控制电路40的相应输出端相连；第四NMOS管NM4的漏极通过一个第三阻抗支路130，接收电源电压VDD；第五NMOS管NM5的漏极通过另一个第三阻抗支路130接收电源电压VDD；第四NMOS管NM4的漏极、第五NMOS管NM5的漏极分别与比较电路10的两个输入端相连。

其中，两个第二阻抗支路120的阻抗值相同，两个第三阻抗支路130的阻抗值相同；第二NMOS管NM2和第三NMOS管NM3相同，第四NMOS管NM4和第五NMOS管NM5相同。

需要说明的是，在实际应用中，第二NMOS管NM2与第四NMOS管NM4的比值，以及，第三NMOS管NM3与第五NMOS管NM5的尺寸比值，均可以为任意值，此处不做具体限定，可视具体情况而定，均在本申请的保护范围内。

可选的，第二阻抗支路120和第三阻抗支路130均包括至少一个电阻，当电阻个数大于1时，各电阻以串联或并联的方式与其他电阻相连。

需要说明的是，在实际应用中，与第六NMOS管NM6相连的第二阻抗支路120的阻值可以略大于与另一个第二阻抗支路120，如此可以抵消比较电路10的输出信号在翻转过程中的延时以及从输出信号翻转到下桥LS关断的延时。

差分采样电路30的该实施方式的工作原理如下所示：

在接收到偏置电流后，第二NMOS管NM2、第三NMOS管NM3、第四NMOS管NM4和第五NMOS管NM5均导通；当同步降压变换器处于轻载工况且下桥LS导通时，第六NMOS管NM6和第七NMOS管NM7导通，即差分采样电路30使能；此时，第四NMOS管NM4、与第四NMOS管NM4相连的第三阻抗支路130、第六NMOS管NM6以及与第六NMOS管NM6相连的第二阻抗支路120形成通路，对下桥LS的漏极D的电位进行采样，并将其放大为in_p；同理，第五NMOS管NM5、与第五NMOS管NM5相连的第三阻抗支路130、第七NMOS管NM7以及与第七NMOS管NM7相连的第二阻抗支路120形成通路，对下桥LS的源极S的电位进行采样，并将其放大为in_n。

本申请另一实施例提供差分采样电路30的另一种实施方式，其具体结构如图6所示，在上一实施方式的基础上，还包括：初始态电路；初始态电路，包括：第四阻抗支路140(图中仅以一个电阻为例进行展示)、第五阻抗支路150(图中仅以两个电阻为例进行展示)和两个NMOS管。

在该实施方式中，第八NMOS管NM8的栅极与第九NMOS管NM9的栅极相连，连接点与逻辑控制电路40的相应输出端相连；第八NMOS管NM8的源极、第九NMOS管NM9的源极，均接地GND；第八NMOS管NM8的漏极通过第四阻抗支路140与第六NMOS管NM6的漏极相连，第九NMOS管NM9的漏极通过第五阻抗支路150与第七NMOS管NM7的源极相连。

其中，第四阻抗支路140的阻抗值小于第五阻抗支路150的阻抗值。

可选的，第四阻抗支路140和第五阻抗支路150均包括至少一个电阻，当电阻个数大于1时，各电阻以串联或并联的方式与其他电阻相连。

工作中，在接收到偏置电流后，第二NMOS管NM2、第三NMOS管NM3、第四NMOS管NM4和第五NMOS管NM5均导通；当同步降压变换器处于重载工况和/或下桥LS关断时，第八NMOS管NM8和第九NMOS管NM9导通；此时，第四NMOS管NM4、与第四NMOS管NM4相连的第三阻抗支路130、第八NMOS管NM8以及第四阻抗支路140在电源与地GND之间形成通路，从而给予in_p一个初始值；同理，第五NMOS管NM5、与第五NMOS管NM5相连的第三阻抗支路130、第九NMOS管NM9以及第五阻抗支路150在电源与地GND之间形成通路，从而给予in_n一个初始值；综上所述，可以使比较电路10处于初始态。

本申请另一实施例提供差分采样电路30的另一实施方式，其具体结构如图7(仅在图6基础上进行展示)所示，在差分采样电路30的上一实施方式的基础上，还包括：钳位电路；钳位电路包括：三个NMOS管和第六阻抗支路160(图中仅以一个电阻为例进行展示)。

第十NMOS管NM10的栅极、第十一NMOS管NM11的栅极和第十二NMOS管NM12的栅极均与第十NMOS管NM10的漏极相连，连接点与偏置电路20相连；第十NMOS管NM10的源极通过第六阻抗支路160接地GND；第十一NMOS管NM11的源极与第四NMOS管NM4的漏极相连，第十一NMOS管NM11的漏极与相应第三阻抗支路130相连；第十二NMOS管NM12的源极与第五NMOS管NM5的漏极相连，第十二NMOS管NM12的漏极与相应第三阻抗支路130相连。

其中，第六阻抗支路160均包括至少一个电阻，当电阻个数大于1时，各电阻以串联或并联的方式与其他电阻相连。

在接收到偏置电流后，第十NMOS管NM10、第十一NMOS管NM11和第十二NMOS管NM12均导通，第十一NMOS管NM11和第十二NMOS管NM12可以使第四NMOS管NM4的漏极电位等于第五NMOS管NM5的漏极电位，从而消除第四NMOS管NM4和第五NMOS管NM5之间的系统误差，使采样结果更加精确。

上述三个实施例仅提供差分采样电路30的三个具体实施方式，在实际应用中，包括但不限于上述实施方式，此处不做具体限定，可视具体情况而定，均在本申请的保护范围内。

本申请另一实施例提供图3中偏置电路20的一种具体实施方式，其具体结构如图8所示，具体包括：五个NMOS管和六个PMOS管。

偏置电路20的该实施方式的具体结构如下：

第十三NMOS管NM13的源极和第十四NMOS管NM14的源极均接地GND。

第十三NMOS管NM13的栅极和第十四NMOS管NM14的栅极，均与第十三NMOS管NM13的漏极相连；第十四NMOS管NM14的漏极分别与第三PMOS管PM3的漏极、第四PMOS管PM4的漏极相连；第三PMOS管PM3的源极接收电源电压VDD，第三PMOS管PM3的源极接收过零检测电路的使能信号EN。

第四PMOS管PM4的栅极、第五PMOS管PM5的栅极和第六PMOS管PM6的栅极，均与第四PMOS管PM4的漏极相连，第四PMOS管PM4的源极、第五PMOS管PM5的源极和第六PMOS管PM6的源极均接收电源电压VDD；第五PMOS管PM5的漏极与差分采样电路30相连，第六PMOS管PM6的漏极与比较电路10相连。

第二PMOS管PM2的源极与第一偏置电流源IBIAS_1相连，第二PMOS管PM2的漏极与第十三NMOS管NM13的漏极相连；第十五NMOS管NM15的源极接地GND，第十五NMOS管NM15的栅极与第十三NMOS管NM13的栅极相连，第十五NMOS管NM15的漏极与第十六NMOS管NM16的源极相连，第十六NMOS管NM16的漏极与十四NMOS管的漏极相连；第二PMOS管PM2的栅极、第十六NMOS管NM16的栅极分别与逻辑控制电路40的相应输出端相连。

可选的，第二偏置电流源IBIAS_2的电流值大于或小于第二电流源IBIAS_1，此处不做具体限定，可视具体情况而定，均在本申请的保护范围内。

偏置电路20的该实施方式的工作原理如下：

当过零检测电路未使能时，第三PMOS管PM3导通，并将第四PMOS管PM4的栅极电位、第五PMOS管PM5的栅极电位、第六PMOS管PM6的栅极电位拉高至电源电压VDD，从而使得第四PMOS管PM4、第五PMOS管PM5、第六PMOS管PM6无法导通，因此此时偏置电路20未使能，无法提供偏置电流。

当过零检测电路使能时，第三PMOS管PM3关断，不再将第四PMOS管PM4的栅极电位、第五PMOS管PM5的栅极电位、第六PMOS管PM6的栅极电位拉高至电源电压VDD，从而第四PMOS管PM4的栅极电位、第五PMOS管PM5的栅极电位、第六PMOS管PM6的栅极电位未被钳制。

在过零检测电路使能后，当同步降压变换器处于轻载工况且下桥LS导通时，第二PMOS管PM2和第十六NMOS管NM16均导通，第一偏置电流源IBIAS_1接入，第一偏置电流源IBIAS_1在第十三NMOS管NM13的栅极、第十四NMOS管NM14的栅极和第十五NMOS管NM15的栅极形成直流工作点，并且直流工作点的电压大于第十三NMOS管NM13、第十四NMOS管NM14和第十五NMOS管NM15的导通阈值，即第十三NMOS管NM13、第十四NMOS管NM14和第十五NMOS管NM15均导通；之后，通过导通后的第十三NMOS管NM13、第十四NMOS管NM14、第十五NMOS管NM15和第十六NMOS管NM16，可以将第四PMOS管PM4的栅极电位、第五PMOS管PM5的栅极电位、第六PMOS管PM6的栅极电位拉低，从而使得第四PMOS管PM4、第五PMOS管PM5、第六PMOS管PM6均导通，因此，此时偏置电路20使能，并可以分别为比较电路10、差分采样电路30提供偏置电流。

另外，在该实施方式中，第十六NMOS管NM16和第十五NMOS管NM15，使得拉低第四PMOS管PM4的栅极电位、第五PMOS管PM5的栅极电位、第六PMOS管PM6的栅极电位所需的时间缩短，从而可以加快差分采样电路30和比较电路10的响应速度，进而使得过零检测电路的响应速度提高。

本实施例还提供图3中偏置电路20的另一种具体实施方式，其具体结构可参见图9，在上一实施方式的基础上，还包括：第十七NMOS管NM17。

在该实施方式中，第十七NMOS管NM17的漏极与第二偏置电流源IBIAS_2相连，第十七NMOS管NM17的源极接地GND，第十七NMOS管NM17的栅极接收过零检测电路的非使能信号UNEN。

当过零检测电路未使能时，第十七NMOS管NM17导通，将第二偏置电流源IBIAS_2与地GND连通，从而第二偏置电流源IBIAS_2无法在第十三NMOS管NM13的栅极和第十四NMOS管NM14的栅极上形成直流工作点。

当过零检测电路使能时，第十七NMOS管NM17关断，不再将第二偏置电流源IBIAS_2与地GND连通，从而第二偏置电流源IBIAS_2在第十三NMOS管NM13的栅极、第十四NMOS管NM14的栅极和第十五NMOS管NM15的栅极形成一个直流工作点，但直流工作点的电压并未达到第十三NMOS管NM13、第十四NMOS管NM14和第十五NMOS管NM15的导通阈值，因此第十三NMOS管NM13、第十四NMOS管NM14和第十五NMOS管NM15均关断，进而第四PMOS管PM4、第五PMOS管PM5、第六PMOS管PM6均关断，从而此时偏置电路20使能，但无法提供偏置电流。

在该实施方式中，在同步降压变换器处于轻载工况且下桥LS导通前，第十三NMOS管NM13的栅极、第十四NMOS管NM14的栅极和第十五NMOS管NM15的栅极已具有一个直流工作点，因此在同步降压变换器处于轻载工况且下桥LS导通后，第十三NMOS管NM13、第十四NMOS管NM14和第十五NMOS管NM15可以更快的导通，即缩短了偏置电路20输出偏置电流的时间，从而可以加快差分采样电路30和比较电路10的响应速度，进而提高了过零检测电路的响应速度。

需要说明的是，当第二偏置电流源IBIAS_2的电流值小于第一偏置电流源IBIAS_1时，在提高零检测电路的响应速度的同时，降低了偏置电路20的静态损耗，即过零检测电路的静态损耗。

当差分采样电路30包括钳位电路时，本申请另一实施例还提供偏置电路20的另一种具体实施方式，其具体结构参见图9，在图8的基础上，还包括：第七PMOS管PM7，其中，第七PMOS管PM7的栅极与第四PMOS管PM4的栅极相连，第七PMOS管PM7的源极接收电源电压VDD，第七PMOS管PM7的漏极与钳位电路相连，用于为钳位电路提供相应的偏置电流。

上述两个实施例仅提供了偏置电路20的两种实施方式，在实际应用中，包括但不限于上述实施方式，此处不做具体限定，可视具体情况而定，均在本申请的保护范围内。

本申请另一实施例还提供比较电路10的另一种具体实施方式，其具体结构如图10所示，具体包括：六个NMOS管、四个PMOS管、两个反相器和阻抗相同的两个第七阻抗支路170(图中仅以一个电阻为例进行展示)。

比较电路10的该实施方式的具体结构如下：

第八PMOS管PM8的栅极和第九PMOS管PM9的栅极分别与差分采样电路30的两个输出端相连；第八PMOS管PM8的源极与第九PMOS管PM9的源极相连，连接点与偏置电路20相连。

第八PMOS管PM8的漏极、第十八NMOS管NM18的漏极、第二十NMOS管NM20的栅极和一第七阻抗支路170的一端均相连，第九PMOS管PM9的漏极、第十九NMOS管NM19的漏极、第二十一NMOS管NM21的栅极和另一第七阻抗支路170的一端均相连，第十八NMOS管NM18的源极、第十九NMOS管NM19的源极、第二十NMOS管NM20的源极和第二十一NMOS管NM21的源极均接地GND。

两个第七阻抗支路170的另一端相连，连接点与第十八NMOS管NM18的栅极、第十九NMOS管NM19的栅极相连；第二十二NMOS管NM22的源极与第二十NMOS管NM20的漏极相连，第二十二NMOS管NM22的漏极与第十PMOS管PM10的漏极相连，第二十二NMOS管NM22的栅极与逻辑控制电路40的相应输出端相连。

第十PMOS管PM10的栅极、第十一PMOS管PM11的栅极均与第十PMOS管PM10的漏极相连，第十PMOS管PM10的源极、第十一PMOS管PM11的源极均接收电源电压VDD；第十一PMOS管PM11的漏极与第二十一NMOS管NM21的漏极相连，连接点依次通过两个反相器，与比较电路10的输出端相连。

第二十三NMOS管NM23的源极接地GND，第二十三NMOS管NM23的漏极与第二十一NMOS管NM21的漏极相连，第二十三NMOS管NM23的栅极与逻辑控制电路40的相应输出端相连。

其中，第七阻抗支路170均包括至少一个电阻，当电阻个数大于1时，各电阻以串联或并联的方式与其他电阻相连。

比较电路10的该实施方式的工作原理如下：

在接收到偏置电流后，第九PMOS管PM9和第十PMOS管PM10导通；在同步降压变换器处于轻载工况且下桥LS导通之后的预设时间后，第二十二NMOS管NM22导通，第二十三NMOS管NM23关断，比较电路10使能，对自身两个输入进行比较。

开始时，受限于同步降压变换器的电感电流不能突变的特性，此时下桥LS的漏极D的电位低于下桥LS的源极S的电位，即差分采样电路30的采样结果为：in_p的电压小于in_n的电压，此时比较电路10输出低电平；之后，随着电感电流逐渐降低至零时，下桥LS的漏极D的电位逐渐上升，即：in_p的电压开始上升，in_n的电压开始下降，直到in_p大于in_n时，比较电路10的输出翻转为高电平。

在该实施方式中，两个第七阻抗支路170如此设置，可以将第十八NMOS管NM18和第十九NMOS管NM19的栅极变为一个虚拟地，从而可以有效提高比较电路10中第九PMOS管PM9和第十PMOS管PM10组成的差分对的增益，同时可以提高其直流工作点，使得第二十NMOS管NM20和第二十一NMOS管NM21的漏极电流更大，进而使得比较电路10的摆率更高，降低传输延时。

本申请另一实施例提供一种同步降压变换器，其具体结构如图11所示，包括：主电路300和上述实施例提供的过零检测电路400，其中，过零检测电路400的输出端与主电路300中的下桥LS的栅极相连。

需要说明的是，过零检测电路400的具体结构和工作原理与上述实施例相同，此处不再赘述，可参见上述实施例。

对所公开的实施例的上述说明，本说明书中各实施例中记载的特征可以相互替换或者组合，使本领域专业技术人员能够实现或使用本申请。以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制。虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明。任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案做出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。