具有带改进的寄存器性能的逻辑模块的可编程逻辑器件

摘要

公开了一种PLD，这种PLD通过提供比组合输出更多的寄存输出和/或可以驱动多于一个寄存器的组合输出使每个逻辑模块具有更多触发器。所述PLD包括排列在阵列中的多个逻辑阵列块和互连所述阵列的所述阵列的所述逻辑阵列块的多个逻辑阵列块互连线。至少一个逻辑阵列块包括至少一个逻辑模块，所述逻辑模块包括：被配置为响应提供给所述一个逻辑模块的输入产生第一组合输出信号的第一组合元件；能够被第一组合输出信号驱动的第一寄存器和能够被第一组合输出信号驱动的第二寄存器。因此，所述逻辑模块具有比组合输出更多的寄存输出和可以驱动多于一个输出寄存器的组合输出。在替代实施例中，所述逻辑模块可以具有被配置为响应提供给所述一个逻辑模块的输入产生一个或多于一个组合输出信号的一个或多于一个组合元件；和能够被所述一个或多于一个组合输出信号驱动的多个寄存器。在这些替代实施例中，在所述一个逻辑模块中寄存器的数量超过组合输出信号的数量。