基于FPGA的图像存取的AXI4总线控制电路及其数据传输方法

摘要

本申请涉及基于FPGA的图像存取的AXI4总线控制电路及其数据传输方法，具体而言，涉及数字电路设计领域。本申请提供的基于FPGA的图像存取的AXI4总线控制电路；当需要对视频数据进行写入或者读取的时候，SoC中的ARM处理器可以发送使能信号来使能AXI读控制状态机、AXI写控制状态机，以此开始读操作或者写操作，也可以接收读写操作的中断信号；写操作是将连续的帧视频数据在写控制状态机和写状态机的操作下，采用AXI4的总线协议将数据写至采用AXI4接口的DDR3控制器中，读操作是将采用AXI4接口的DDR3控制器端的视频数据利用AXI读状态机、AXI读控制状态机将数据写入到读FIFO；读写操作均采用双状态机控制，即在读或写过程中，通过两个状态机相互配合完成AXI4端口的读或写的操作。