基于FPGA的降级芯片测试系统

摘要

本申请涉及一种基于FPGA的降级芯片测试系统。该系统包括：搬运机台，用于控制机械手臂从摆盘中取出待测试的降级芯片，并将降级芯片放置在测试架上；测试机，与搬运机台电连接，测试机用于按照预先烧录在FPGA平台的实现降级芯片测试功能的预设编码对降级芯片进行测试。本申请基于FPGA平台构建降级芯片的测试系统，能够依赖FPGA平台的可编程性、可扩展性自主制定满足自身需要的降级芯片的测试流程和测试模式，即保证了测试精度，又实现了高度可扩展的自动化测试，解决了晶圆测试设备不适用Ink Die测试、手动测试不满足高精度要求的技术问题。

说明书

技术领域

本申请涉及半导体技术领域，尤其涉及一种基于FPGA的降级芯片测试系统。

背景技术

LPDDR(Low Power Double Data Rate SDRAM，低功耗双倍数据率同步动态随机存储器)是全球范围内最广泛使用于移动设备的“工作记忆”内存，是DDR SDRAM的一种，又称为mDDR(Mobile DDR SDRM)，是美国JEDEC固态技术协会(JEDEC Solid State TechnologyAssociation)面向低功耗内存而制定的通信标准，以低功耗和小体积著称，专门用于移动式电子产品。

现如今广泛使用的LPDDR包括LPDDR4和LPDDR4X。DRAM厂商对LPDDR4/4X的测试一般是经过CP Test(CircuitProbing Test，晶圆测试)、BI Test(Burn In Test，老化测试)和FT(Final Test，封装后的最终测试)三道测试工序。经过CP/BI测试之后，会产生降级芯片，也即不符合正规品规格的“黑片”，称之为Ink Die。Ink Die是存在风险的产品，不能直接使用，需要经过进一步的测试才能使用。

目前，相关技术中，Ink Die只能进行手动测试，因为用于晶圆测试的测试设备一般都是只测试整张的晶圆，虽然晶圆测试设备是基于CPU架构，能够实现多输入输出、时间延迟以及提高硬件信号质量，但是其价格昂贵、可扩展你性差、易用性差，无法适用于粒度更小的Ink Die。手动测试的主要难点在于当前LPDDR4/4X的Die的厚度已经非常薄，手动测试很难满足高精度需求。

针对晶圆测试设备不适用Ink Die测试、手动测试不满足高精度要求的问题，目前尚未提出有效的解决方案。

发明内容

本申请提供了一种基于FPGA的降级芯片测试系统，以解决晶圆测试设备不适用Ink Die测试、手动测试不满足高精度要求的技术问题。

该基于FPGA的降级芯片测试系统，包括：搬运机台，用于控制机械手臂从摆盘中取出待测试的降级芯片，并将降级芯片放置在测试架上；测试机，与搬运机台电连接，测试机用于按照预先烧录在FPGA平台的实现降级芯片测试功能的预设编码对降级芯片进行测试。

可选地，测试机包括：可编程逻辑控制端，与搬运机台电连接，可编程逻辑控制端为基于FPGA平台原始的可编程逻辑控制器扩展出内存电压输出接口和时钟输出接口得到的，可编程逻辑控制端用于在同步降级芯片的工作时钟后，在时钟周期内对降级芯片进行测试，以及在测试过程中监控降级芯片的内存电压。

可选地，测试机还包括：处理系统控制端，与可编程逻辑控制端电连接，处理系统控制端为采用可扩展处理平台的芯片模组构建的，芯片模组的可编程逻辑部分为基于FPGA平台构建的，处理系统控制端用于按照预设测试脚本的流程控制可编程逻辑控制端对降级芯片进行测试。

可选地，该系统还包括：应用上位机，与处理系统控制端和可编程逻辑控制端通信连接，应用上位机用于根据不同的测试模式确定对应的测试脚本和实现与测试模式匹配的预设编码，并将测试脚本写入处理系统控制端，将预设编码烧录至可编程逻辑控制端。

可选地，处理系统控制端，还用于采集降级芯片的测试数据、确定测试机整体的测试状态，并将测试数据和测试状态发送至应用上位机；应用上位机，还用于在接收到测试数据和测试状态的情况下，根据测试数据和测试状态生成降级芯片的测试报告，并在显示界面展示测试报告。

可选地，应用上位机还用于：在接收到目标对象输入的测试模式配置参数的情况下，按照测试模式配置参数生成目标对象自定义的目标测试模式；在接收到目标对象上传的与目标测试模式匹配的测试脚本和预设编码的情况下，将测试脚本写入处理系统控制端，将预设编码烧录至可编程逻辑控制端，以使处理系统控制端按照测试脚本所指示的测试流程控制可编程逻辑控制端对降级芯片进行目标测试模式的测试操作。

可选地，搬运机台还用于：控制机械手臂按压在降级芯片上，以使设置在机械手臂与降级芯片接触一侧的探针卡的探针与降级芯片内的晶圆接触；调整机械手臂的压力大小，直至探针卡的探针的进针度满足目标测试条件。

可选地，芯片模组的输入输出引脚的数量大于降级芯片的输入输出引脚的数量。

可选地，可编程逻辑控制端还包括：多个子测试单元，其中，不同子测试单元分别连接不同的降级芯片，不同子测试单元与芯片模组的不同引脚相对应。

可选地，该系统还包括：功能扩展接口，集成于芯片模组中，功能扩展接口用于接入扩展功能模块。

本申请实施例提供的上述技术方案与相关技术相比具有如下优点：

本申请提供一种基于FPGA的降级芯片测试系统，包括：搬运机台，用于控制机械手臂从摆盘中取出待测试的降级芯片，并将降级芯片放置在测试架上；测试机，与搬运机台电连接，测试机用于按照预先烧录在FPGA平台的实现降级芯片测试功能的预设编码对降级芯片进行测试。本申请基于FPGA平台构建降级芯片的测试系统，能够依赖FPGA平台的可编程性、可扩展性自主制定满足自身需要的降级芯片的测试流程和测试模式，即保证了测试精度，又实现了高度可扩展的自动化测试，解决了晶圆测试设备不适用Ink Die测试、手动测试不满足高精度要求的技术问题。

附图说明

此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本申请的实施例，并与说明书一起用于解释本申请的原理。

为了更清楚地说明本申请实施例或相关技术中的技术方案，下面将对实施例或相关技术描述中所需要使用的附图作简单地介绍，显而易见地，对于本领域普通技术人员而言，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。

图1为根据本申请实施例提供的一种可选的基于FPGA的降级芯片测试系统框图；

图2为根据本申请实施例提供的一种可选的基于FPGA的降级芯片测试系统示意图；

图3为根据本申请实施例提供的另一种可选的基于FPGA的降级芯片测试系统示意图。

具体实施方式

为使本申请实施例的目的、技术方案和优点更加清楚，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本申请的一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动的前提下所获得的所有其他实施例，都属于本申请保护的范围。

在后续的描述中，使用用于表示元件的诸如“模块”、“部件”或“单元”的后缀仅为了有利于本申请的说明，其本身并没有特定的意义。因此，“模块”与“部件”可以混合地使用。

相关技术中，Ink Die只能进行手动测试，因为用于晶圆测试的测试设备一般都是只测试整张的晶圆，虽然晶圆测试设备是基于CPU架构，能够实现多输入输出、时间延迟以及提高硬件信号质量，但是其价格昂贵、可扩展你性差、易用性差，无法适用于粒度更小的Ink Die。手动测试的主要难点在于当前LPDDR4/4X的Die的厚度已经非常薄，手动测试很难满足高精度需求。

为了解决背景技术中提及的问题，根据本申请实施例的一方面，提供了一种基于FPGA的降级芯片测试系统的实施例。该系统包括：

搬运机台101，用于控制机械手臂从摆盘中取出待测试的降级芯片，并将降级芯片放置在测试架上；

测试机102，与搬运机台电连接，测试机用于按照预先烧录在FPGA平台的实现降级芯片测试功能的预设编码对降级芯片进行测试。

本申请实施例中，降级芯片，即Ink Die，是经过CP/BI测试之后，筛选出的不符合正规品规格的“黑片”。降级芯片是存在风险的产品，不能直接使用，需要经过进一步的测试才能使用。搬运机台是一个Handler系统，主要作用就是将降级芯片从摆盘中取出，然后将降级芯片放置在测试架上，以供测试机对降级芯片进行测试。

目前的晶圆测试设备一般都是只测试整张的晶圆，但是其价格昂贵、可扩展性差、易用性差，而且对降级芯片的测试则需要细化到内存颗粒的粒度，因此晶圆测试设备也无法适用于粒度更小的降级芯片测试。

而本申请实施例所提供的测试机是基于FPGA平台构建的针对降级芯片的测试设备，是充分利用FPGA平台的可编程性、可扩展性实现降级芯片自动化、定制化测试的测试设备。可选地，该测试机包括：

可编程逻辑控制端，与搬运机台电连接，可编程逻辑控制端为基于FPGA平台原始的可编程逻辑控制器扩展出内存电压输出接口和时钟输出接口得到的，可编程逻辑控制端用于在同步降级芯片的工作时钟后，在时钟周期内对降级芯片进行测试，以及在测试过程中监控降级芯片的内存电压。

如2所示，左侧PL(Progarmmable Logic，可编程逻辑)侧即为所述可编程逻辑控制端。可编程逻辑控制端与右侧搬运机台的探针卡(Probe Card)连接，可编程逻辑控制端通过CTL控制信号向探针卡发送测试信号进行测试。本申请所提供的可编程逻辑控制端，是针对降级芯片的测试，在FPGA平台上原有的控制器上扩展出内存电压输出接口和时钟输出接口得到的，从而可编程逻辑控制端可以通过时钟输出接口同步降级芯片的工作时钟后，在时钟周期内对降级芯片进行测试，以及通过内存电压输出接口在测试过程中监控降级芯片的内存电压。

可选地，测试机还包括：处理系统控制端，与可编程逻辑控制端电连接，处理系统控制端为采用可扩展处理平台的芯片模组构建的，芯片模组的可编程逻辑部分为基于FPGA平台构建的，处理系统控制端用于按照预设测试脚本的流程控制可编程逻辑控制端对降级芯片进行测试。

可选地，可编程逻辑控制端还包括：多个子测试单元，其中，不同子测试单元分别连接不同的降级芯片，不同子测试单元与芯片模组的不同引脚相对应。

如图2所示，本申请实施例中，FPGA平台可以采用ZYNQ系列芯片，由于芯片模组的输入输出引脚的数量大于降级芯片的输入输出引脚的数量，因此可以同时容纳多个降级芯片进行测试。ZYNQ系列芯片的PS(Processing System)侧即为处理系统控制端。用户可以在处理系统控制端编写测试脚本，用于处理系统控制端控制整体的测试流程。

可选地，搬运机台还用于：控制机械手臂按压在降级芯片上，以使设置在机械手臂与降级芯片接触一侧的探针卡的探针与降级芯片内的晶圆接触；调整机械手臂的压力大小，直至探针卡的探针的进针度满足目标测试条件。

本申请实施例中，针对降级芯片的测试，可以根据实际情况或者实际需要设置探针卡的进针度，所述目标测试条件以所述实际情况和所述实际需要确定。

可选地，该系统还包括：应用上位机，与处理系统控制端和可编程逻辑控制端通信连接，应用上位机用于根据不同的测试模式确定对应的测试脚本和实现与测试模式匹配的预设编码，并将测试脚本写入处理系统控制端，将预设编码烧录至可编程逻辑控制端。

如图3所示，本申请实施例中，应用上位机的主要作用是，连接测试机，并提供用户图形接口，以便用户在应用上位机上选择、配置或自定义测试模式，以及编写测试代码，并通过应用上位机将测试脚本写入处理系统控制端，将预设编码烧录至可编程逻辑控制端。

可选地，处理系统控制端，还用于采集降级芯片的测试数据、确定测试机整体的测试状态，并将测试数据和测试状态发送至应用上位机；应用上位机，还用于在接收到测试数据和测试状态的情况下，根据测试数据和测试状态生成降级芯片的测试报告，并在显示界面展示测试报告。

本申请实施例中，处理系统控制端采集降级芯片的测试数据、确定测试机整体的测试状态，并将测试数据和测试状态发送至应用上位机，应用上位机根据测试数据和测试状态生成降级芯片的测试报告，并在显示界面展示测试报告。

可选地，应用上位机还用于：在接收到目标对象输入的测试模式配置参数的情况下，按照测试模式配置参数生成目标对象自定义的目标测试模式；在接收到目标对象上传的与目标测试模式匹配的测试脚本和预设编码的情况下，将测试脚本写入处理系统控制端，将预设编码烧录至可编程逻辑控制端，以使处理系统控制端按照测试脚本所指示的测试流程控制可编程逻辑控制端对降级芯片进行目标测试模式的测试操作。

本申请实施例中，用户可以在应用上位机上输入测试模式配置参数，应用上位机则根据用户输入的参数生成用户自定义的目标测试模式。用户针对该目标测试模式上传测试流程脚本和测试功能代码后，应用上位机将测试流程脚本写入处理系统控制端，将测试功能代码烧录至可编程逻辑控制端，从而使处理系统控制端按照测试流程脚本所指示的测试流程控制可编程逻辑控制端对降级芯片进行目标测试模式的测试操作。

可选地，该系统还包括：功能扩展接口，集成于芯片模组中，功能扩展接口用于接入扩展功能模块。

下面对降级芯片的完整测试流程进行说明：

步骤1，测试机向搬运机台发送测试启动指令；

步骤2，搬运机台将降级芯片从摆盘取出并放置在测试架上；

步骤3，测试机通过探针卡与降级芯片接触，开始测试；

步骤4，测试完成，搬运机台将降级芯片搬运回摆盘存放，并向测试机返回待机指示。

以上所述仅是本申请的具体实施方式，使本领域技术人员能够理解或实现本申请。对这些实施例的多种修改对本领域的技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本申请的精神或范围的情况下，在其它实施例中实现。因此，本申请将不会被限制于本文所示的这些实施例，而是要符合与本文所申请的原理和新颖特点相一致的最宽的范围。