与输入/输出衬垫具有一对一关系的错误校正码电路以及相关设备和方法

摘要

本发明公开与输入/输出衬垫具有一对一关系的错误校正码电路以及相关设备和方法。一种设备包含ECC控制电路输入，其被配置成经由单一组共享主输入/输出MIO线从存储器单元阵列的多个存储器组接收读取数据。所述单一组共享MIO线是由所述多个存储器组共享。所述设备还包含单一ECC控制电路，其被配置成响应于所述ECC控制电路输入接收到的所述读取数据而产生经校正读取数据。所述设备另外包含ECC控制电路输出，其被配置成将所述单一ECC控制电路产生的所述经校正读取数据提供到全局数据总线。

说明书

本申请案主张2020年6月25日申请的标题为“与输入/输出衬垫具有一对一关系的错误校正码电路以及相关设备和方法(ERROR CORRECTION CODE CIRCUITS HAVING ONE-TO-ONE RELATIONSHIPS WITH INPUT/OUTPUT PADS AND RELATED APPARATUSES ANDMETHODS)”的美国专利申请案序列号16/912,214的申请日的权益。

技术领域

本申请案大体上涉及错误校正码(ECC)控制电路，且更具体来说，涉及存储器装置中的ECC控制电路。

背景技术

在存储器装置的设计中，一直以来都有如下压力：减小操作存储器装置时消耗的电力并且减小存储器装置的电路系统占用的半导体芯片面积(通常被称为“占据面积(realestate)”)量。虽然存储器装置中的错误校正码(ECC)能力改进存储器装置的操作可靠性，但用以提供ECC能力的电路系统占用不可忽视的芯片面积，并且在操作中消耗不可忽视的电量。

发明内容

在一些实施例中，一种设备包含错误校正码(ECC)控制电路输入、单一ECC控制电路和ECC控制电路输出。ECC控制电路输入被配置成经由单一组共享的主输入/输出(MIO)线从存储器单元阵列的多个存储器组接收读取数据。单一组共享的MIO线是由多个存储器组共享。单一ECC控制电路被配置成响应于ECC控制电路输入接收到的读取数据而产生经校正读取数据。ECC控制电路输出被配置成将单一ECC控制电路所产生的经校正读取数据提供到全局数据总线。

在一些实施例中，一种设备包含多个存储器组、单一组输入/输出(I/O)衬垫、数据I/O电路、全局数据总线和单一错误校正码(ECC)控制电路。多个存储器组被配置成将数据存储于其上。单一组I/O衬垫是被多个存储器组共享。数据I/O电路电连接到单一组I/O衬垫。全局数据总线以可操作方式耦合到数据I/O电路。单一ECC控制电路电连接于多个存储器组和数据I/O电路之间。ECC控制电路与单一组I/O衬垫具有一对一关系。单一ECC控制电路被配置成接收从多个存储器组读取的读取数据。所述单一ECC控制电路还被配置成响应于所述读取数据而将经校正读取数据提供到全局数据总线。

在一些实施例中，一种操作与存储器单元阵列的多个存储器组共享的输入/输出衬垫具有一对一关系的错误校正码(ECC)控制电路的方法包含响应于从所述存储器单元阵列接收到的读取数据而产生奇偶校验信号。所述读取数据对应于读取命令。所述方法还包含解码所述奇偶校验信号以产生经解码信号，并且响应于所述经解码信号和所述读取数据而产生经校正读取数据。所述方法另外包含在所述读取命令之后在读取时延时间周期到期之前的预定量的时间，将所述经校正读取数据驱动到全局数据总线。

附图说明

虽然本公开利用确切地指出且清楚地主张特定实施例的权利要求进行总结，但本公开范围内的实施例的各种特征和优势可在结合附图阅读时从以下描述更轻松地确定，在附图中：

图1是根据一些实施例的半导体装置的框图；

图2是根据一些实施例的存储器装置的框图；

图3是根据一些实施例的图1和图2的ECC控制电路的框图；

图4是可在图3的ECC控制电路中观察到的实例信号的信号定时图；

图5是可在图3的ECC控制电路中观察到的与图4的时钟信号相比具有较长周期的时钟信号的实例信号的信号定时图；

图6是说明根据一些实施例的操作ECC控制电路的方法的流程图；

图7是根据一些实施例的计算系统的框图；和

图8是在一些实施例中，可用于实施本文所公开的各种功能、操作、动作、过程和/或方法的电路系统的框图。

具体实施方式

在以下详细描述中，参考形成本公开的部分的附图，且其中借助于图示示出其中可实践本公开的实施例的具体实例。足够详细地描述这些实施例，使得所属领域的一般技术人员能够实践本公开。但是，可利用本文中实现的其它实施例，并且可在不脱离本公开的范围的情况下进行结构、材料和过程改变。

本文中呈现的说明不意指为任何特定方法、系统、装置或结构的实际视图，而仅仅是用于描述本公开的实施例的理想化表示。在一些情况下，各种附图中的相似结构或组件可保持相同或相似编号以便利读者；然而，编号的相似性不一定意味着结构或组件的大小、组成、配置或任何其它性质是相同的。

以下描述可包含实例以帮助使所属领域的技术人员能够实践所公开的实施例。术语“示范性”、“举例来说”和“例如”的使用意味着相关描述是解释性的，且虽然本公开的范围既定涵盖实例和合法等效物，但此类术语的使用并不希望将实施例或本公开的范围限制于指定的组件、步骤、特征、功能等。

将容易理解，如本文一般描述且在附图中图示的实施例的组件可以广泛多种不同配置来布置和设计。因此，各种实施例的以下描述并不希望限制本公开的范围，而是仅表示各种实施例。虽然可在图式中呈现实施例的各个方面，但是除非特别地说明，否则图式未必按比例绘制。

此外，除非本文另外规定，否则示出和描述的特定实施方案仅是实例且不应被理解为实施本公开的仅有方式。元件、电路和功能可以框图形式示出以免用不必要的细节混淆本公开。相反，除非本文另外规定，否则示出和描述的特定实施方案仅是示范性的且不应被理解为实施本公开的仅有方式。另外，块定义和各种块之间的逻辑的分割是特定实施方案的示范。所属领域的技术人员将容易显而易见，可通过许多其它分割解决方案来实践本公开。在很大程度上，已经省略关于定时考虑因素等的细节，其中此类细节对于获得本公开的完全理解是不必要的且在相关领域的技术人员的能力内。

所属领域的一般技术人员将理解，可使用各种不同技术和技法中的任一种来表示信息和信号。一些附图可出于呈现和描述的清楚起见将信号图示为单一信号。本领域的普通技术人员将理解，信号可表示信号的总线，其中总线可具有多种位宽度，且本公开可在包含单一数据信号的任何数目的数据信号上实施。

可在描绘为流程图(flowchart)、流程图(flow diagram)、结构图或框图的过程方面描述实施例。虽然流程图可将操作动作描述为顺序过程，但这些动作中的许多可以另一顺序、并行地或大体上同时进行。此外，可重新布置动作的次序。过程可对应于方法、线程、函数、程序、子例程、子程序、其它结构或其组合。此外，本文所公开的方法可以硬件、软件或这两者实施。如果以软件实施，那么可将功能作为一或多个指令或代码在计算机可读媒体上存储或传输。计算机可读媒体包含计算机存储媒体与通信媒体两者，通信媒体包含促进将计算机程序从一处传送到另一处的任何媒体。

本文使用例如“第一”、“第二”等标示对元件的任何提及并不限制那些元件的数量或次序，除非明确地陈述此类限制。实际上，这些名称可在本文中用作区别两个或两个以上元素或元素实例的方便的方法。因此，对第一和第二元件的参考不意味着此处可采用仅两个元件或第一元件必须以某一方式在第二元件之前。另外，除非另外说明，否则一组元件可包括一或多个元件。

如本文中所使用，关于给定参数、性质或条件的术语“大体上”在一定程度上意指并包含所属领域的一般技术人员将理解给定参数、性质或条件在小变化程度下得到满足，例如在可接受制造公差内。借助于实例，视大体上满足的特定参数、性质或条件而定，所述参数、性质或条件可至少90.0％满足、至少95.0％满足或甚至至少99.0％满足。

在存储器装置(例如，低功耗双倍数据速率(LPDDR)存储器装置)中，存储器芯片上的所有存储器组可共享一组输入/输出(DQ)衬垫。一种处置这类存储器芯片中的ECC能力的方式是为存储器芯片上的每一存储器组提供其自身的错误校正码数字感测放大器(ECCDSA)块。以此方式，可在进入DQ衬垫的DQ先进先出(FIFO)缓冲器之前，将读取数据从存储器组的ECCDSA块驱动到存储器芯片的全局数据总线上。可在这些存储器芯片中基于错误校正码(ECC)奇偶校验产生延迟来确定将经校正读取数据从ECCDSA块提供到全局数据总线上的定时。在ECC奇偶校验产生和数据校正之后，读取数据可驱动到数据总线上。在这些存储器装置中，可使用针对于ECC读取副本的逻辑确定将经校正读取数据驱动到全局数据总线上的定时。ECC读取副本仿真ECC校正子树路径(例如，使用“异或”(XOR)门)和调整定时的延迟修整选项。归因于副本路径中的多个逻辑门，在操作期间的电流消耗和逻辑门占用的芯片空间是不可忽视的。此外，DQ FIFO也可占用不可忽视的芯片面积，消耗电流，并且使存储器装置的设计和操作复杂化。

本文中所公开的实施例通过采用存储器单元阵列的每一存储器组共享的单一ECC控制电路与存储器单元阵列的每一存储器组共享的单一组输入/输出(DQ)衬垫之间的一对一关系，消除对DQ FIFO和ECC读取副本逻辑的依赖。因此，根据本文中所公开的实施例的电路系统与包含DQ FIFO和ECC读取副本逻辑的电路系统相比占用较少芯片面积并且消耗较少电力。

在一些实施例中，一种设备包含ECC控制电路输入、单一ECC控制电路和ECC控制电路输出。ECC控制电路输入被配置成经由单一组共享的主输入/输出(MIO)线从存储器单元阵列的多个存储器组接收读取数据。单一组共享的MIO线是由多个存储器组共享。单一ECC控制电路被配置成响应于ECC控制电路输入接收到的读取数据而产生经校正读取数据。ECC控制电路输出被配置成将单一ECC控制电路所产生的经校正读取数据提供到全局数据总线。

在一些实施例中，一种设备包含多个存储器组、单一组I/O衬垫、数据I/O电路、全局数据总线和单一ECC控制电路。多个存储器组被配置成将数据存储于其上。单一组I/O衬垫是被多个存储器组共享。数据I/O电路电连接到单一组I/O衬垫。全局数据总线以可操作方式耦合到数据I/O电路。单一差错校正码(ECC)控制电路电连接于多个存储器组和数据I/O电路之间。ECC控制电路与单一组I/O衬垫具有一对一关系。单一ECC控制电路被配置成接收从多个存储器组读取的读取数据并且响应于所述读取数据而将经校正读取数据提供到单一组输入/输出衬垫。

在一些实施例中，ECC控制电路与存储器单元阵列的多个存储器组共享的输入/输出衬垫具有一对一关系。在一些实施例中，操作ECC控制电路的方法包含响应于从存储器单元阵列接收的读取数据而产生奇偶校验信号。所述读取数据对应于读取命令。所述方法还包含解码奇偶校验信号以产生经解码信号，并且响应于经解码信号和读取数据而产生经校正读取数据。所述方法另外包含在读取命令之后在读取时延时间周期到期之前的预定量的时间，将经校正读取数据驱动到全局数据总线。

在一些实施例中，一种设备包含数字感测放大器(DSA)，其被配置成从多个存储器组中的任一个接收读取数据。数字感测放大器被配置成使得DSA能够响应于DSA启用信号的断言进行操作。DSA信号的断言是在从多个存储器组检索读取数据的读取命令之后的时钟的第一预定数目的时钟循环发生。所述设备还包含第一锁存器，其被配置成接收读取数据并且响应于DSA启用信号而锁存读取数据以提供经锁存读取数据。所述设备另外包含校正子树电路，其被配置成接收经锁存读取数据并且响应于所述经锁存读取数据而产生一或多个奇偶位。所述设备还包含第二锁存器，其被配置成响应于锁存信号的断言而锁存来自校正子树的一或多个奇偶位。锁存信号的断言在读取时延时间之前的第二预定数目的时钟循环发生。读取时延时间是在读取命令之后的读取时延时间周期。第二预定数目的时钟循环足以为校正子树电路提供足以产生一或多个奇偶位的时间。所述设备另外包含解码器，其被配置成响应于一或多个经锁存奇偶位而产生解码器信号；和校正电路，其被配置成响应于所述经锁存读取数据和解码器信号而产生经校正读取数据。所述设备另外包含全局数据总线(GBUS)驱动器，其被配置成响应于GBUS驱动器触发信号的断言而将经校正读取数据驱动到GBUS，所述GBUS驱动器触发信号被配置成在读取时延时间之前的第三预定数目的时钟循环断言。在一些实施例中，第三预定数目的时钟循环是两个时钟循环。在一些实施例中，所述设备被配置成根据期间时钟被配置成根据第一周期进行循环的第一操作模式并且根据期间时钟被配置成根据比第一周期长的第二周期进行循环的第二操作模式进行操作。在一些实施例中，第三预定时钟循环数目在第一操作模式中与在第二操作模式中相同。在一些实施例中，第一预定时钟循环数目在第二操作模式中比在第一操作模式中小。在一些实施例中，第二预定时钟循环数目在第二操作模式中比在第一操作模式中大。在一些实施例中，第二预定时钟循环数目在第二操作模式中是五(5)个且在第一操作模式中是四(4)个。

图1是根据一些实施例的半导体装置100的框图。借助于非限制性实例，根据实施例的半导体装置100是集成于单一半导体芯片上的双倍数据速率4(DDR4)类型的动态随机存取存储器(DRAM)，并且安装于衬底140上。衬底140是存储器模块衬底或主板，并且设置有电阻器RE。电阻器RE连接到半导体装置100的校准端子ZQ，且其阻抗用作校准电路134的参考阻抗。在此实施例中，为电阻器RE供应接地电压电势VSS。

如图1中所示，半导体装置100包含存储器单元阵列114。存储器单元阵列114划分成八个组BANK0到BANK7。组BANK0到BANK7中的每一个设置有多个字线WL和多个位线BLT、BLB，且存储器单元MC安置于这些线的相交点处。借助于非限制性实例，存储器单元MC可为具有单元晶体管T和与单元晶体管T串联连接的存储器单元电容器C的DRAM单元。

字线WL的选择是由行解码器112执行，而位线BL的选择是由列解码器116执行。如图1中所示，为BANK0到BANK7中的每一个提供行解码器112和列解码器116。

位线BLT、BLB电连接到感测放大器SAMP。从位线BLT或位线BLB读取的读取数据被感测放大器SAMP放大，且此后经由互补本地数据线LIOT/LIOB、开关电路TG(转移栅极)和互补主数据线MIOT/MIOB传送到ECC控制电路300。为所有存储器组BANK0到BANK7设置共享的单一ECC控制电路300。因此，在ECC控制电路300和数据端子120之间存在一对一关系。换句话说，半导体装置100在数据端子120处包含用于单一ECC控制电路300的一组I/O衬垫(例如，DQ衬垫)，存储器单元阵列114的所有存储器组BANK0到BANK7共享所述单一ECC控制电路300。此一对一关系与为存储器单元阵列的存储器组中的每一个使用单独ECC控制电路的半导体装置相比实现DQ输出的简化。举例来说，在数据输入/输出电路118和ECC副本逻辑处可能不需要先进先出(FIFO)缓冲器，原因是如下文更详细地论述，ECC控制电路300可管理将经校正读取数据提供到全局数据总线GBUS的定时。

当从存储器单元阵列114读取读取数据时，ECC控制电路300产生奇偶校验。从ECC控制电路300输出的写入数据经由互补主数据线MIOT/MIOB、开关电路TG和互补本地数据线LIOT/LIOB传送到感测放大器SAMP，并且写入于连接到位线BLT或位线BLB的存储器单元MC中。写入数据写入于存储器单元阵列114中。

另外，半导体装置100设置有如下作为外部端子的端子：地址端子124、命令端子138、时钟端子126、数据端子120、数据掩模端子122、电压端子128、电压端子130和校准端子ZQ。

地址端子124是地址信号ADD和组地址信号BADD从外部输入到其中的端子。输入于地址端子124中的地址信号ADD经由地址输入电路110供应给地址锁存器电路102并且锁存于其中。地址锁存器电路102锁存的信号、行地址信号XADD和组地址信号BADD供应给行解码器112，而列地址信号YADD和组地址信号BADD供应给列解码器116。

行解码器112中与BANK0到BANK7对应的行解码器是基于组地址信号BADD选择的，并且基于行地址信号XADD选择预定字线WL。列解码器116中与BANK0到BANK7对应的列解码器是基于组地址信号BADD选择的，并且基于列地址信号YADD选择预定感测放大器SAMP。

命令端子138是命令信号COM从外部输入到其中的端子。输入于命令端子138中的命令信号COM经由命令输入电路132供应给命令解码器104。命令解码器104是解码命令信号COM并且进而产生各种内部命令ICOM的电路。内部命令ICOM供应给行解码器112、列解码器116等等。

举例来说，如果活动命令和读取命令作为命令信号COM输入，并且与其同步地输入行地址XADD和列地址YADD，那么从这些行地址XADD和列地址YADD指定的存储器单元MC读取读取数据。读取数据输入到ECC控制电路300中，且如果错误位含于读取数据中，那么校正读取数据。经校正读取数据DQ提供给全局数据总线GBUS(例如，读取/写入总线(RWBS))，并且经由数据输入/输出电路118从数据端子120突发输出到外部。虽然不受特别限制，但实施例设置有数据端子120中的八个端子(DQ0到DQ7)，并且在读取操作期间，从数据端子120的每一端子突发输出8位DQ的读取数据。因此，在一个读取操作中输出64位DQ的读取数据。

另一方面，如果活动命令和写入命令作为命令信号COM输入，并且与其同步地输入行地址XADD和列地址YADD，且此后写入数据DQ突发输入到数据端子120中，那么写入数据DQ通过全局数据总线GBUS经由数据输入/输出电路118供应到ECC控制电路300。写入数据供应给存储器单元阵列114，并且写入到由行地址XADD和列地址YADD指定的存储器单元MC中。如上文所描述，当提供数据端子120中的八个端子且突发数目是八个位时，在一个写入操作中输入64位DQ的写入数据。

在写入操作期间，数据掩模信号DM可输入到数据掩模端子122中。如果输入数据掩模信号DM，那么掩蔽将突发输入的写入数据DQ的对应突发数据。

外部时钟信号CK、/CK输入到时钟端子126中。外部时钟信号CK和外部时钟信号/CK是彼此互补的信号，且这两个外部时钟信号均供应给时钟输入电路108。时钟输入电路108响应于外部时钟信号CK、/CK而产生内部时钟信号ICLK。内部时钟信号ICLK供应给内部时钟产生器106，并且进而产生相控内部时钟信号LCLK。虽然不受特别限制，但DLL电路可用作内部时钟产生器106。相控内部时钟信号LCLK供应给数据输入/输出电路118，并且用作确定读取数据DQ的输出定时的定时信号。应注意，响应于是命令信号COM中的一个的时钟启用信号CKE而激活内部时钟产生器106。

电压端子128是供应有电压电势VDD、VSS的端子。供应给电压端子128的电压电势VDD、VSS供应给内部电压产生器136。内部电压产生器136基于电压电势VDD、VSS产生各种内部电压电势VPP、VOD、VARY、VPERI，以及参考电压电势ZQVREF。内部电压电势VPP是主要用于行解码器112中的电压电势，内部电压电势VOD、VARY是用于存储器单元阵列114中的感测放大器SAMP中的电压电势，且内部电压电势VPERI是用于多个其它电路块中的电压电势。另一方面，参考电压电势ZQVREF是用于校准电路134中的参考电压电势。

电压端子130是供应有电压电势VDDQ、VSSQ的端子。供应给电压端子130的电压电势VDDQ、VSSQ供应给数据输入/输出电路118。电压电势VDDQ、VSSQ是分别与供应给电压端子128的电压电势VDD、VSS相同的电压电势，但为了防止由数据输入/输出电路118引起的电压噪声传播到另一电路块，使用专用于数据输入/输出电路118的电压电势VDDQ、VSSQ。

校准端子ZQ连接到校准电路134。当被校准信号ZQC激活时，校准电路134参考电阻器RE的阻抗和参考电势ZQVREF执行校准操作。校准操作获得的阻抗代码ZQCODE供应给数据输入/输出电路118，并且进而指定包含在数据输入/输出电路118中的输出缓冲器(未示出)的阻抗。

图2是根据一些实施例的存储器装置200的框图。存储器装置200包含多个存储器单元阵列，每一存储器单元阵列类似于参考图1论述的存储器单元阵列114。存储器装置200还包含多个ECC电路，每一ECC电路类似于图1的ECC控制电路300。存储器装置200另外包含多组数据端子，每一数据端子类似于图1的数据端子120。每一存储器单元阵列114经由主输入/输出线(MIO线202)以可操作方式耦合到ECC控制电路300。因此，每一存储器单元阵列114中的所有存储器组共享一组共同MIO线202，所述共同MIO线202将存储器单元阵列114以可操作方式耦合到其对应的ECC控制电路300。在一些实施例中，每一存储器单元阵列114和其对应的ECC MIO线202、ECC控制电路300、全局数据总线GBUS 204、数据输入/输出电路118和数据端子120对应于单独存储器芯片。

每一ECC控制电路300经由全局数据总线GBUS 204以可操作方式耦合到其对应的数据输入/输出电路118。每一ECC控制电路300被配置成接收对应存储器单元阵列114提供的读取数据206并且响应于从存储器单元阵列114接收到的读取数据206而产生经校正读取数据208。ECC控制电路300被配置成经由全局数据总线GBUS 204将经校正读取数据208提供到其对应的数据端子120。

数据输入/输出电路118以可操作方式耦合到其对应的数据端子120。数据输入/输出电路118被配置成经由全局数据总线GBUS 204从ECC控制电路300接收经校正读取数据208，将经校正读取数据208串行化以产生串行化读取数据210，并且将串行化读取数据210提供到数据端子120。数据端子120包含I/O衬垫212(例如，DQ衬垫)。

在每一组I/O衬垫212和其对应的ECC控制电路300之间存在一对一关系。换句话说，单一ECC控制电路300以可操作方式耦合到单一组I/O衬垫212(经由全局数据总线GBUS204和数据输入/输出电路118)。因此，数据输入/输出电路118不包含以可操作方式耦合到多个ECC控制电路的FIFO缓冲器，所述多个ECC控制电路各自对应于单一存储器组。因此，ECC控制电路300和数据端子120之间的接口与ECC控制电路和数据端子之间的不实施一对一关系的接口相比较简单。

图3是根据一些实施例的图1和图2的ECC控制电路300的框图。图3中所说明的ECC控制电路300包含以可操作方式耦合到图2的MIO线202的ECC控制电路输入328。ECC控制电路300还包含以可操作方式耦合到图2的全局数据总线GBUS 204的ECC控制电路输出330。ECC控制电路300另外包含以可操作方式耦合到ECC控制电路输入328的数字感测放大器(DSA 302)、以可操作方式耦合到DSA 302的锁存器304、以可操作方式耦合到锁存器304的校正子树电路306、以可操作方式耦合到校正子树电路306的锁存器318，以及以可操作方式耦合到锁存器318的解码器320。ECC控制电路300还包含以可操作方式耦合到锁存器304的锁存器324、以可操作方式耦合到锁存器324的校正电路322，以及以可操作方式耦合于校正电路322和ECC控制电路输出330之间的GBUS驱动器326。如先前论述，ECC控制电路300被配置成在ECC控制电路输入328处，从存储器单元阵列114(图1和图2)接收读取数据206，并且在ECC控制电路输出330处，将经校正读取数据208提供到全局数据总线GBUS 204。

ECC控制电路300的ECC控制电路输入328被配置成经由MIO线202从存储器单元阵列114的存储器组中与ECC控制电路300对应的存储器组接收读取数据206。读取数据206提供给DSA 302，且DSA 302被存储器单元阵列114提供到ECC控制电路300的DSA启用信号CDAE启用。借助于非限制性实例，存储器单元阵列114的组逻辑可产生DSA启用信号CDAE并且将DSA启用信号CDAE提供到ECC控制电路300。响应于DSA启用信号CDAE的断言(例如，从不与触发DSA 302相关联的第一逻辑电平转变到与触发DSA 302相关联的第二逻辑电平)，DSA 302被配置成放大读取数据206以产生经放大读取数据308，并且将经放大读取数据308提供到锁存器304。

锁存器304被配置成响应于DSA启用信号CDAE而锁存通过DSA 302提供给锁存器304的经放大读取数据308以产生经锁存读取数据LDr 310。锁存器304被配置成将将经放大读取数据308提供到校正子树电路306和锁存器324。校正子树电路306被配置成接收经锁存读取数据LDr 310并且响应于经锁存读取数据LDr 310而产生一或多个奇偶位，并且将一或多个奇偶位于ECC解码信号ECCDec 314中提供到锁存器318。

锁存器318被配置成从校正子树电路306接收ECC解码信号ECCDec 314，并且响应于锁存信号CLDEF而锁存奇偶校验信号zldcorf 316中的一或多个奇偶位。锁存器318被配置成将经锁存奇偶校验信号zldcorf 316提供到解码器320。锁存器324被配置成响应于锁存信号CLDEF而锁存经锁存读取数据LDr 310以产生经锁存读取数据LLDr 312。锁存器324被配置成将经锁存读取数据LLDr 312提供到校正电路322。由于锁存器318和锁存器324均被相同的锁存信号CLDEF触发，因此基本在LLDr 312提供给校正电路322的同时，奇偶校验信号zldcorf 316提供给解码器320。

解码器320被配置成接收奇偶校验信号zldcorf 316并且响应于奇偶校验信号zldcorf316而产生经解码信号332。解码器320被配置成将经解码信号332提供到校正电路322。

校正电路322被配置成从锁存器324接收经锁存读取数据LLDr 312并且从解码器320接收经解码信号332。校正电路322被配置成响应于经解码信号332而确定经锁存读取数据LLDr 312中是否存在一或多个错误。响应于确定经锁存读取数据LLDr 312中存在一或多个错误，校正电路322被配置成校正经锁存读取数据LLDr 312以产生经校正读取数据CRD334。响应于确定经锁存读取数据LLDr 312中不存在错误，校正电路322被配置成将经锁存读取数据LLDr 312作为经校正读取数据CRD 334放行。校正电路322被配置成将经校正读取数据CRD 334提供到GBUS驱动器326。

GBUS驱动器326被配置成从校正电路322接收经校正读取数据CRD 334并且响应于GBUS驱动器触发信号CRlat而驱动经校正读取数据CRD 334以产生经校正读取数据208。GBUS驱动器326被配置成通过ECC控制电路输出330将经校正读取数据208提供所述全局数据总线GBUS 204。

并非依赖于ECC副本和延迟块来考虑校正子树电路306添加的计算延迟，而是可从例如读取时延(RL)的已知系统参数确定用于触发锁存器318、锁存器324和GBUS驱动器326的定时。可已知从接收读取命令到读取数据206递送到ECC控制电路300花费多少时间。也可已知校正子树电路306产生ECCDec 314花费多少时间。因此，DSA启用信号CDAE和锁存信号CLDEF可根据这些已知参数进行定时。

而且，借助于非限制性实例，如果已知GBUS驱动器326将经校正读取数据208驱动到全局数据总线GBUS 204上花费小于两个时钟循环但多于一个时钟循环，那么GBUS驱动器触发信号CRlat可设置为在触发将读取数据206提供到ECC控制电路300的读取命令之后在读取时延时间周期(RL-2)之前的两个时钟循环触发GBUS驱动器326。作为另一非限制性实例，如果已知GBUS驱动器326将经校正读取数据208驱动到全局数据总线GBUS 204上花费小于三个时钟循环但大于两个时钟循环，那么GBUS驱动器触发信号CRlat可设置为在触发将读取数据206提供到ECC控制电路300的读取命令之后在读取时延时间周期(RL-3)之前的三个时钟循环触发GBUS驱动器326。

由于ECC控制电路300不包含用以考虑校正子树电路306添加的计算延迟的ECC副本或延迟块，因此ECC控制电路300与包含用以考虑校正子树电路添加的计算延迟的ECC副本和/或延迟块的ECC控制电路相比可具有改进的功耗和芯片空间。举例来说，ECC副本可包含外延逻辑电路系统(例如，“异或”(XOR)门)，其占用相对较大量的芯片空间并且消耗不可忽视的电流量。因此，从ECC控制电路300除去此类电路系统会使得操作期间的电力消耗减小且制造ECC控制电路300所需的芯片空间占用降低。

图4是可在图3的ECC控制电路300中观察到的实例信号400的信号定时图。一起参考图3和图4，信号400包含时钟信号422(CK，非限制性地，其可为图1的内部时钟ICK)、包含第一读取命令416和第二读取命令418的命令420(CMD)、MIO线202上的读取数据206和读取数据402、DSA启用信号CDAE、经锁存读取数据LDr 310和LDr404、ECC解码信号ECCDec 314和ECCDec 406、锁存信号CLDEF、奇偶校验信号zldcorf316和zldcorf 408、GBUS驱动器触发信号CRlat、全局数据总线GBUS 204上的经校正读取数据208和经校正读取数据410，以及I/O衬垫212(DQ)上的串行化读取数据210和串行化读取数据412。

可(例如，通过存储器单元阵列114(图1和图2)接收到第一读取命令416。在一些实施例中，例如读取命令416的读取命令可以读取列选择(读取CS)信号(例如，通过存储器单元阵列114(图1)从列解码器116接收)的断言开始。因此，读取数据206可在位线(例如，图1的BLT、BLB)上传送到存储器单元阵列114的LIOT/B线(图1)。读取数据206经由转移栅极TG(图1)传送到MIOT/B线(图1，对应于图4的MIO线202)，且因此，存储器单元阵列114可经由MIO线202将读取数据206提供到ECC控制电路300。可在第一读取命令416(即，来自读取CS信号)之后的预定时间周期(通过在图4中从逻辑电平低转变到逻辑电平高)断言DSA启用信号CDAE。DSA启用信号CDAE可为跟踪由与第一读取命令416对应的读取CS信号触发的数据路径的模拟延迟信号。校正子树电路306接收用于奇偶校验产生的经锁存读取数据LDr并且将ECC解码信号ECCDec 314提供到锁存器318。

对于将在RL-2处驱动到全局数据总线GBUS 204上的正确读取数据，在足以考虑通过校正子树电路306的延迟的延迟时间周期之后的时钟循环处响应于CLDEF而锁存ECCdec信号314。根据RL-[(2+n)*tCK]，可在标示为RL的读取时延时间之前的两个时钟周期之前的数目n的时钟周期断言锁存信号CLDEF。换句话说，可在时间RL-[(2+n)*tCK]断言锁存信号CLDEF，其中n是整数值且tCK取决于时钟信号422的频率(例如，tCK可为时钟信号422的周期)。在图4的实例中，在RL之前的四个时钟循环断言锁存信号CLDEF(RL-2-2，对应于n＝2)。因此，锁存信号CLDEF在RL-4处断言(在图4中从逻辑电平高转变到逻辑电平低)，以为校正子树电路306提供足以产生ECC解码信号ECCDec 314的时间。作为响应，奇偶校验信号zldcorf 316锁存到解码器320，解码器320接收奇偶校验信号zldcorf 316，且校正电路322接收经锁存读取数据LLDr 312和经解码信号332。奇偶校验信号zldcorf 316在整个窗内有效直到CRlat结束将读取数据驱动到全局数据总线GBUS 204上。校正电路322将CRD 334提供到GBUS驱动器326。

对于将在读取时延RL之后的时间tDQSCK(RL+tDQSCK，其中tDQSCK是读取DQS延迟的时钟，其为1到4.5纳秒的LPDDR4 JEDEC模拟指定值)正确地输出到DQ衬垫212的读取数据，GBUS驱动器326(图3)在RL-2处驱动全局数据总线GBUS 204。这允许完成全局数据总线GBUS 204传播和读取数据的并串转换。在RL之前的预定数目的时钟循环(图4中的两个时钟循环)断言(例如，在图4中从逻辑电平低转变到逻辑电平高)GBUS驱动器触发信号CRlat，这为GBUS驱动器326提供足以将经校正读取数据208驱动到全局数据总线GBUS 204的时间。经校正读取数据208提供给数据输入/输出电路118(图1和图2)，所述数据输入/输出电路118对经校正读取数据208执行并-串转换414以产生串行化读取数据210，数据输入/输出电路118将所述提供串行化读取数据210到I/O衬垫212。

在第一读取命令416之后，(例如，通过存储器单元阵列114(图1和图2)接收到第二读取命令418，且因此，存储器单元阵列114可经由MIO线202将与第二读取命令418对应的读取数据402提供到ECC控制电路300。可在第二读取命令418之后的预定时间周期(例如，在与第二读取命令416对应的读取CS信号之后的预定时间周期)断言DSA启用信号CDAE。因此，锁存器304锁存经锁存读取数据LDr 404，且校正子树电路306将ECC解码信号ECCDec 406提供到锁存器318。

锁存信号CLDEF在RLL之前的预定时间周期(在图4中，在RLL之前的约四个时钟循环，或RLL-4)断言(在图4中从逻辑电平高转变到逻辑电平低)以为校正子树电路306提供足以产生ECC解码信号ECCDec 406的时间。作为响应，将奇偶校验信号zldcorf 408锁存到解码器320，解码器320接收zldcorf 408，且校正电路322接收与第二读取命令418相关联的经锁存读取数据和经解码信号。校正电路322将CRD 334(图3)提供到GBUS驱动器326。

在RLL之前的预定数目的时钟循环(图4中的两个时钟循环，或RLL-2)断言GBUS驱动器触发信号CRlat(例如，在图4中从逻辑电平低转变到逻辑电平高)，这为GBUS驱动器326提供足以将经校正读取数据410驱动到全局数据总线GBUS 204的时间。经校正读取数据410提供给数据输入/输出电路118(图1和图2)，所述数据输入/输出电路118对经校正读取数据410执行并-串转换414以产生串行化读取数据412，数据输入/输出电路118将所述串行化读取数据412提供到I/O衬垫212。

图5是可在图3的ECC控制电路300中观察到的与图4的时钟信号422相比具有较长周期的时钟信号522(CK)的实例信号500的信号定时图。一起参考图3和图5，信号500包含时钟信号522(CK)、包含第一读取命令516和第二读取命令518的命令520(CMD)、MIO线202上的读取数据206和读取数据502、DSA启用信号CDAE、经锁存读取数据LDr 310和LDr 504、ECC解码信号ECCDec 314和ECCDec 506、锁存信号CLDEF、奇偶校验信号zldcorf 316和zldcorf508、GBUS驱动器触发信号CRlat、全局数据总线GBUS 204上的经校正读取数据208和经校正读取数据510，以及I/O衬垫212(DQ)上的串行化读取数据210和串行化读取数据512。

可(例如，通过存储器单元阵列114(图1和图2))接收第一读取命令516，且因此，存储器单元阵列114可经由MIO线202将读取数据206提供到ECC控制电路300。可在第一读取命令516之后(例如，在读取CS信号之后)的预定时间周期(通过在图5中从逻辑电平低转变到逻辑电平高)断言DSA启用信号CDAE。因此，锁存器304锁存经锁存读取数据LDr 310，且校正子树电路306将ECC解码信号ECCDec 314提供到锁存器318。

锁存信号CLDEF在RL之前的预定时间周期在RL-[(2+n)*tCK]处断言(在图5中从逻辑电平高转变到逻辑电平低)。相比于图4，这对应于n＝4案例(归因于图4的时钟信号CK的较高频率)，图5的锁存信号CLDEF可在RL-5处断言，这对应于n＝3案例。这可为校正子树电路306提供足以产生ECC解码信号ECCDec 314的时间。作为响应，奇偶校验信号zldcorf 316锁存到解码器320，解码器320接收奇偶校验信号zldcorf 316，且校正电路322接收经锁存读取数据LLDr 312和经解码信号332。校正电路322将CRD334提供到GBUS驱动器326。

在RL之前的预定数目的时钟循环(图5中的两个时钟循环)断言GBUS驱动器触发信号CRlat(例如，在图5中从逻辑电平低转变到逻辑电平高)，这为GBUS驱动器326提供足以将经校正读取数据208驱动到全局数据总线GBUS 204的时间。经校正读取数据410提供给数据输入/输出电路118(图1和图2)，所述数据输入/输出电路118对经校正读取数据208执行并-串转换514以产生串行化读取数据210，数据输入/输出电路118将所述串行化读取数据210提供到I/O衬垫212。

在第一读取命令516之后，(例如，通过存储器单元阵列114(图1和图2)从列解码器116(图1))接收到第二读取命令518，且因此，存储器单元阵列114可经由MIO线202将与第二读取命令518对应的读取数据502提供到ECC控制电路300。可在第二读取命令418之后(即，在读取CS信号之后)的预定时间周期断言DSA启用信号CDAE。因此，锁存器304锁存经锁存读取数据LDr 504，且校正子树电路306将ECC解码信号ECCDec506提供到锁存器318。

锁存信号CLDEF在RL之前的预定时间周期(例如，在图5中，在RL之前的五个时钟循环，或RL-5)断言(在图5中从逻辑电平高转变到逻辑电平低)以为校正子树电路306提供足以产生ECC解码信号ECCDec 506的时间。作为响应，将奇偶校验信号zldcorf508锁存到解码器320，解码器320接收zldcorf 508，且校正电路322接收与第二读取命令418相关联的经锁存读取数据和经解码信号。校正电路322将经校正读取数据CRD提供到GBUS驱动器326。

在RLL之前的预定数目的时钟循环(图5中的两个时钟循环)断言GBUS驱动器触发信号CRlat(例如，在图5中从逻辑电平低转变到逻辑电平高)，这为GBUS驱动器326提供足以将经校正读取数据510驱动到全局数据总线GBUS 204的时间。经校正读取数据510提供给数据输入/输出电路118(图1和图2)，所述数据输入/输出电路118对经校正读取数据510执行并-串转换514以产生串行化读取数据512，数据输入/输出电路118将所述串行化读取数据512提供到I/O衬垫212。

在一些实施例中，ECC控制电路300被配置成根据期间时钟CK被配置成根据第一周期(例如，图4的相对短的tCK)进行循环的第一操作模式并且根据期间时钟被配置成根据比第一周期长的第二周期(例如，图5的相对长的tCK)进行循环的第二操作模式进行操作。在一些此类实施例中，GBUS触发信号CRlat可在RL之前的相同的预定数目的时钟循环(例如，RL之前的两个时钟循环，或RL-2)断言，而不考虑第一周期和第二周期之间的差。然而，从读取命令到DSA启用信号CDAE的预定时钟循环数目在第二操作模式(较长tCk)可比在第一操作模式(较短tCK)小。而且，与第一操作模式中相比，锁存信号CLDEF可在RL之前较大预定数目的时钟循环断言。借助于非限制性实例，相比于可对应于第二操作模式(较长周期tCK)且其中锁存信号CLDEF在RL之前的五个时钟循环(RL-5)断言的图5，在可对应于第一操作模式(较短周期tCK)的图4中，锁存信号CLDEF在RL之前的四个时钟循环(RL-4)断言。

图6是说明根据一些实施例的操作ECC控制电路的方法600的流程图。ECC控制电路与存储器单元阵列的多个存储器组共享的输入/输出衬垫具有一对一关系。在操作602处，方法600包含放大经由多个存储器组共享的一组MIO线从包含多个存储器组的存储器单元阵列接收的读取数据以产生经放大读取数据。所述读取数据对应于读取命令。在一些实施例中，放大读取数据包含使用数字感测放大器(例如，图3的DSA 302)放大读取数据。在一些实施例中，放大读取数据包含将读取数据提供到数字感测放大器并且断言DSA启用信号(例如，图3的CDAE)以启用数字感测放大器。

在操作604处，方法600包含锁存经放大读取数据以将经锁存读取数据提供到校正子树电路。在一些实施例中，锁存经放大读取数据包含使用DSA启用信号触发锁存器。在操作606处，方法600包含通过校正子树电路响应于经锁存读取数据而产生ECC解码信号。在一些实施例中，产生ECC解码信号包含基于所述经锁存读取数据产生一或多个奇偶位。

在操作608处，方法600包含锁存经锁存读取数据以将经锁存读取数据提供到校正电路。在一些实施例中，锁存经锁存读取数据包含锁存信号触发被提供有经锁存读取数据的锁存器。在一些实施例中，锁存经锁存读取数据包含在读取时延时间周期到期之前的预定量的时间，锁存经锁存读取数据。在一些实施例中，在读取时延时间周期到期之前的预定量的时间是RL-[(2+n)*tCK]。

在操作610处，方法600包含锁存ECC解码信号以提供奇偶校验信号。在一些实施例中，锁存ECC解码信号包含通过与在操作608中锁存经锁存读取数据时使用的锁存信号相同的锁存信号锁存ECC解码信号。在操作612处，方法600包含解码奇偶校验信号以产生经解码信号。举例来说，可在RL-[(2+n)*tCK]处断言用以锁存ECC解码信号以提供奇偶校验信号的锁存信号。在一些实施例中，解码奇偶校验信号包含使用解码器解码奇偶校验信号。在一些实施例中，解码奇偶校验信号以提供奇偶校验信号包含提供奇偶校验信号以指示经锁存读取数据中是否存在一或多个错误。

在操作614处，方法600包含响应于经解码信号和经锁存读取数据而产生经校正读取数据。在一些实施例中，产生经校正读取数据包含响应于确定经解码信号不指示读取数据中的错误而将读取数据提供为经校正读取数据，以及响应于确定经解码信号指示读取数据中的错误而校正读取数据并且提供经校正读取数据。

在操作616处，方法600包含响应于触发信号而将经校正读取数据驱动到全局数据总线。所述触发信号在读取命令之后在读取时延时间周期到期之前的预定量的时间(例如，两个时钟循环)断言以触发经校正读取数据的驱动。

图7是根据一些实施例的计算系统700的框图。计算系统700包含可操作地耦合到一或多个存储器装置702的一或多个处理器704、一或多个非易失性数据存储装置710、一或多个输入装置706和一或多个输出装置708。在一些实施例中，计算系统700包含个人计算机(PC)，例如台式计算机、手提式计算机、平板计算机、移动计算机(例如，智能手机、个人数字助理(PDA)等)、网络服务器或其它计算机装置。

在一些实施例中，一或多个处理器704可包含中央处理单元(CPU)或被配置成控制计算系统700的其它处理器。在一些实施例中，一或多个存储器装置702包含随机存取存储器(RAM)，例如易失性数据存储装置(例如，动态RAM(DRAM)、静态RAM(SRAM)等)。在一些实施例中，一或多个非易失性数据存储装置710包含硬盘驱动器、固态驱动器、快闪存储器、可擦除可编程只读存储器(EPROM)、其它非易失性数据存储装置或其任何组合。在一些实施例中，一或多个输入装置706包含键盘712、指向装置714(例如，鼠标、跟踪垫等)、麦克风716、小键盘718、扫描仪720、相机722、其它输入装置或其任何组合。在一些实施例中，输出装置708包含电子显示器724、扬声器726、打印机728、其它输出装置或其任何组合。

在一些实施例中，一或多个存储器装置702包含图1的半导体装置100、图2的存储器装置200和/或图3的ECC控制电路300。在一些实施例中，一或多个存储器装置702被配置成产生图4的信号400和/或图5的信号500的部分或全部。在一些实施例中，一或多个存储器装置702被配置成执行图6的方法600的部分或全部。

所属领域的一般技术人员应了解，本文中所公开的实施例的功能元件(例如，功能、操作、动作、过程和/或方法)可实施于任何适当的硬件、软件、固件或其组合中。图8说明本文中所公开的功能元件的实施方案的非限制性实例。在一些实施例中，本文中所公开的功能元件的一些或所有部分可由专门被配置成用于实施功能元件的硬件执行。

图8是在一些实施例中，可用于实施本文所公开的各种功能、操作、动作、过程和/或方法的电路系统800的框图。电路系统800包含以可操作方式耦合到一个或多个数据存储装置(在本文中有时被称作“存储装置804”)的一或多个处理器802(在本文中有时被称作“处理器802”)。存储装置804包含存储于其上的机器可执行代码806且处理器802包含逻辑电路系统808。机器可执行代码806包含描述可由逻辑电路系统808实施(例如，执行)的功能元件的信息。逻辑电路系统808被调适成实施(例如，执行)机器可执行代码806描述的功能元件。电路系统800当执行机器可执行代码806描述的功能元件时应被视为被配置成用于实施本文中所公开的功能元件的专用硬件。在一些实施例中，处理器802可被配置成依序、并行地(例如，在一或多个不同硬件平台上)或在一或多个并行过程流中执行机器可执行代码806描述的功能元件。

当由处理器802的逻辑电路系统808实施时，机器可执行代码806被配置成调适处理器802以执行本文中所公开的实施例的操作。举例来说，机器可执行代码806可被配置成调适处理器802执行图6的方法600的至少一部分或全部。作为另一实例，机器可执行代码806可被配置成调适处理器802执行针对图1、图2和图3的ECC控制电路300论述的操作的至少一部分或全部。

处理器802可包含通用处理器、专用处理器、中央处理单元(CPU)、微控制器、可编程逻辑控制器(PLC)、数字信号处理器(DSP)、专用集成电路(ASIC)、现场可编程门阵列(FPGA)或其它可编程逻辑装置、离散门或晶体管逻辑、离散硬件组件、其它可编程装置，或被设计成执行本文中所公开的功能的其任何组合。包含处理器的通用计算机被视为专用计算机，而通用计算机被配置成执行对应于与本公开的实施例相关的机器可执行代码806(例如，软件代码、固件代码、硬件描述)的功能元件。应注意，通用处理器(在本文中也可称作主机处理器或简单地称为主机)可以是微处理器，但在替代方案中，处理器802可包含任何常规处理器、控制器、微控制器或状态机。处理器802还可被实施为计算装置的组合，例如，DSP与微处理器的组合、多个微处理器、结合DSP核心的一或多个微处理器，或任何其它此类配置。

在一些实施例中，存储装置804包含易失性数据存储装置(例如，随机存取存储器(RAM))、非易失性数据存储装置(例如，快闪存储器、硬盘驱动器、固态驱动器、可擦除可编程只读存储器(EPROM)等)。在一些实施例中，处理器802和存储装置804可实施到单一装置(例如，半导体装置产品、芯片上系统(SOC)等)中。在一些实施例中，处理器802和存储装置804可实施到单独装置中。

在一些实施例中，机器可执行代码806可包含计算机可读指令(例如，软件代码、固件代码)。借助于非限制性实例，计算机可读指令可由存储装置804存储，直接由处理器802存取，并且通过处理器802至少使用逻辑电路系统808执行。还借助于非限制性实例，计算机可读指令可存储于存储装置804上，传送到存储器装置(未示出)以用于执行，以及通过处理器802至少使用逻辑电路系统808执行。因此，在一些实施例中，逻辑电路系统808包含电可配置逻辑电路系统808。

在一些实施例中，机器可执行代码806可描述将实施于逻辑电路系统808中以执行功能元件的硬件(例如，电路系统)。此硬件可描述于从低级晶体管布局到高级描述语言的多种抽象级中的任一个处。在高抽象级处，可使用例如IEEE标准硬件描述语言(HDL)的硬件描述语言(HDL)。借助于非限制性实例，可使用Verilog

HDL描述可按需要转换成众多其它抽象级中的任一个处的描述。作为非限制性实例，高级描述可转换成逻辑级描述(例如寄存器传送语言(RTL))、门级(GL)描述、布局级描述或掩模级描述。作为非限制性实例，逻辑电路系统808的硬件逻辑电路(例如，非限制性地，门、正反器、寄存器)将执行的微操作可描述于RTL中并且接着通过合成工具转换成GL描述，且GL描述可通过放置和路由工具转换成与可编程逻辑装置、离散门或晶体管逻辑、离散硬件组件或其组合的集成电路的物理布局对应的布局级描述。因此，在一些实施例中，机器可执行代码806可包含HDL、RTL、GL描述、掩模级描述、其它硬件描述或其任何组合。

在其中机器可执行代码806包含硬件描述(任何抽象级处)的实施例中，系统(未示出，但包含存储装置804)可被配置成实施机器可执行代码806描述的硬件描述。借助于非限制性实例，处理器802可包含可编程逻辑装置(例如，FPGA或PLC)且逻辑电路系统808可受电控制以将与硬件描述对应的电路系统实施到逻辑电路系统808中。还借助于非限制性实例，逻辑电路系统808可包含制造系统(未示出，但包含存储装置804)根据机器可执行代码806的硬件描述制造的硬连线逻辑。

在不考虑机器可执行代码806是否包含计算机可读指令或硬件描述的情况下，逻辑电路系统808被调适成当实施机器可执行代码806的功能元件时，执行机器可执行代码806描述的功能元件。应注意，虽然硬件描述可能不直接描述功能元件，但硬件描述间接描述硬件描述所描述的硬件元件能够执行的功能元件。

如在本公开中所使用，术语“模块”或“组件”可指特定硬件实施方案，其被配置成执行可存储于计算系统的通用硬件(例如，计算机可读媒体、处理装置等)上和/或由计算系统的通用硬件(例如，计算机可读媒体、处理装置等)执行的模块或组件和/或软件对象或软件例程的动作。在一些实施例中，本公开中描述的不同组件、模块、引擎和服务可实施为执行于计算系统上(例如，作为单独线程)的对象或处理程序。虽然本公开中所述的系统和方法中的一些大体上被描述为以软件实施(存储在通用硬件上和/或由通用硬件执行)，但特定硬件实施方案或软件与特定硬件实施方案的组合也是可能的和预期的。

如本公开中所使用，参考多个元件的术语“组合”可包含所有元件的组合或一些元件的各种不同子组合中的任一个。举例来说，短语“A、B、C、D或其组合”可指代以下任一者：A、B、C或D；A、B、C和D中的每一个的组合；以及A、B、C或D的任何子组合，例如A、B和C；A、B和D；A、C和D；B、C和D；A和B；A和C；A和D；B和C；B和D；或C和D。

本公开中且尤其在所附权利要求书(例如，所附权利要求书的主体)中所使用的术语通常意图为“开放性”术语(例如，术语“包含(including)”应被解译为“包含但不限于”，术语“具有”应被解译为“至少具有”，术语“包含(includes)”应被解译为“包含但不限于”等等)。

此外，如果旨在使用特定数目的引入的权利要求叙述，那么将在权利要求中明确地叙述这种意图，并且在没有这种叙述的情况下，不存在这种意图。举例来说，出于辅助理解，所附权利要求书可含有介绍性片语“至少一个”和“一或多个”的使用，以介绍权利要求叙述。然而，此类短语的使用不应解释为暗示通过不定冠词“一(a/an)”引入权利要求叙述将含有如此引入的权利要求叙述的任何特定权利要求限于仅含有一个此类叙述的实施例，即使在同一个权利要求包含介绍性短语“一或多个”或“至少一个”和例如“一”的不定冠词时也如此(例如，“一”应被解译为意味“至少一个”或“一或多个”)；这同样适用于使用定冠词来引入权利要求叙述的情况。

另外，即使明确叙述特定数目的所介绍的权利要求叙述，所属领域的技术人员将认识到这类叙述应解释为至少意指所述数目(例如无其它修饰语的明确叙述“两种叙述”意指至少两种叙述或两种或两种以上叙述)。此外，在使用类似于“A、B和C等等中的至少一个”或“A、B和C等等中的一或多个”的惯例的那些情况下，一般来说，此类结构意图仅包含A、仅包含B、仅包含C、包含A和B、包含A和C、包含B和C或包含A、B和C等等。

另外，应理解，无论在描述、权利要求书还是附图中，呈现两个或多于两个替代术语的任何转折性词语或短语预期包含所述术语中的一个、所述术语中的任一个或这两个术语的可能性。举例来说，短语“A或B”应理解为包含“A”或“B”或“A和B”的可能性。

虽然本文已相对于某些说明的实施例描述了本公开，但所属领域的技术人员将认识和了解到本发明不如此受限制。而是，在不脱离如所主张的本发明的范围和其合法等效物的情况下，可对所说明和描述的实施例做出许多添加、删除和修改。另外，来自一个实施例的特征可以与另一个实施例的特征组合，同时仍然涵盖在发明人所预期的本公开的范围内。