一种RISC架构处理器及其并行流水线结构设计方法

摘要

本发明公开一种RISC架构处理器及其并行流水线结构设计方法，涉及处理器技术领域。所述处理器包括：指令存储器，其读取数据位宽是指令位宽的n倍；处理器内核，包括不参与流水线的取指令部件、不包含取指令的流水线部件和用于存储n条指令的一组指令缓存器，取指令部件和流水线部件组成并行流水线结构；取指令部件在每n个时钟周期读取一次指令存储器，每次在n个时钟周期内从指令存储器取出至少1条至多n条指令，在第n个时钟周期结束之前将指令存入指令缓存器；流水线部件在每个时钟周期从指令缓存器中取出一条指令，并对所述指令进行指令译码、指令执行、存储器访问或数据回写的流水线操作。通过本发明实施例，可以降低处理器的成本和设计难度。