一种可变形卷积加速器和可变形卷积加速方法

摘要

本申请涉及卷积神经网络技术领域，提供一种可变形卷积加速器和可变形卷积加速方法。本申请基于FPGA的硬件架构设计,通过取值阶段的映射操作，为卷积计算提供规则化的存取，并设计寄存器阵列来匹配两个阶段的处理速率，并优化存储空间，再根据规则化的输入值，执行卷积操作，得到输出结果。本申请对原始的可变形卷积层进行加速，未对算法进行任何调整，未对偏移量进行大小限制，最大限度地保留原始模型的精度；对于不规则的感受野，采用映射模块将其规则化，并通过寄存器模块的乒乓操作方式将映射模块和卷积模块的运算速率进行匹配，提高了硬件利用率；本申请无需将中间数据存储到片外，降低了对于片外存储结构的访问频率。