一种面向FPGA的深度卷积神经网络加速器及设计方法

摘要

本发明提供一种面向FPGA的深度卷积神经网络加速器及设计方法，它采用模型压缩、参数量化、结构优化等相关技术，实现软硬件协同设计，压缩卷积神经网络规模，实现复杂卷积神经网络在FPGA平台上的部署与实时处理。其对卷积层进行滤波器剪枝，一方面能够减少网络模型的参数量，减小网络模型对存储资源和计算资源的需求，甚至消除对FPGA片外存储芯片的访问；另一方面可以通过量化进一步压缩模型，并使其更加硬件友好；同时还能通过合理的并行结构提升FPGA片上资源利用效率，从而进一步提升FPGA计算DCNN模型的速度，最终达到加速效果。