一种适用于高性能DSP核时序收敛的精细化物理设计方法

摘要

本发明公开了一种适用于高性能DSP核时序收敛的精细化物理设计方法，涉及集成电路设计技术领域，解决高性能DSP核通过EDA工具自动设计时序收敛难的问题。所述方法依次包括逻辑综合，对高性能DSP核中的数据路径有针对性的打散群组；布局规划，结合高性能DSP核中的大位宽数据流，精细化控制模块位置；布局，根据时序报告精细化控制标准单元的阈值电压类型；时钟树综合，使用useful skew精细化调整硬核IP及标准单元的时钟树长度，并对时钟网络进行屏蔽防护；布线，并在布线之后进行建立时间和保持时间的违例修复；静态时序分析，通过时序工程命令变更加速时序收敛。本发明能针对高性能DSP核的结构复杂、数据路径长的设计难点，有效实现时序收敛。