一种检查芯片供电网络设计缺陷的方法

摘要

本发明公开了一种检查芯片供电网络设计缺陷的方法，其可降低电源网络分析过程复杂度，可节约分析时间和服务器资源，同时可提高电源网络分析效率，将该方法应用于芯片设计后端的物理版图验证前期，方法包括：基于项目数据，总结获取芯片中每种功能模块对应的功耗分布阵列，将功耗分布阵列中的功耗求和，获取相应功能模块的统计总功耗，计算裕量，在芯片设计前端，仿真获取当前项目寄存器传输级仿真功耗，计算比例系数，为当前项目门极仿真功耗增加裕量，计算当前项目门极仿真功耗阵列，对当前项目门极仿真功耗阵列进行分析，获取分析结果，根据分析结果，对芯片中薄弱区域重新进行设计。

说明书

技术领域

本发明涉及芯片设计技术领域，具体为一种检查芯片供电网络设计缺陷的方法。

背景技术

随着超大规模集成电路集成度和工作频率的不断提高，芯片设计过程中对电源网络完整性分析变得日益重要。芯片设计主要包括前端、中端、后端，其中，前端设计主要包括功能划分、代码编写以及验证，终端设计主要为DFT设计测试，芯片制造完成后，在物理层面进行测试，后端设计主要包括布局布线、时钟树综合、提取寄生参数、物理版图验证等。

随着芯片集成度提高以及功能增加，其内部所包含的逻辑数目越来越多，供电网络越来越复杂，在庞大的供电网络里，即使出现一个很小的缺陷，也会导致整个芯片设计的失败，所以在芯片设计过程中保证供电网络的质量至关重要。现有技术中的电源网络分析方法存在低效、过程复杂等缺陷，原因在于现有的电源网络分析方法主要应用在晶体管等电路布局布线后的验证中，即应用在芯片设计后期，若芯片中电源网络发生问题，则需要返回前端设计中进行反复迭代修正，这不仅增加了设计过程复杂度，而且需耗费大量时间和服务器资源，因此，如何提高电源网络分析效率，同时降低芯片设计过程复杂度，成为本领域人员亟待解决的问题。

发明内容

针对现有技术中存在的将电源网络分析方法应用在芯片设计后期，增加了设计过程复杂度，易耗费设计时间和服务器资源的问题，本发明提供了一种检查芯片供电网络设计缺陷的方法，其可降低电源网络分析过程复杂度，可节约分析时间和服务器资源，同时可提高电源网络分析效率。

为实现上述目的，本发明采用如下技术方案：

一种检查芯片供电网络设计缺陷的方法，芯片设计包括芯片设计前端、中端、后端，其特征在于，将该方法应用于芯片设计后端的物理版图验证前期，所述方法包括：

S1、基于项目数据，总结获取芯片中每种功能模块对应的功耗分布阵列，将所述功耗分布阵列中的功耗求和，获取相应功能模块的统计总功耗；

S2、计算裕量；

S3、在芯片设计前端，仿真获取当前项目寄存器传输级仿真功耗；

S4、计算比例系数；

S5、为当前项目门极仿真功耗增加裕量；

S6、计算当前项目门极仿真功耗阵列；

S7、对所述当前项目门极仿真功耗阵列进行分析，获取分析结果；

S8，根据所述分析结果，对所述芯片中薄弱区域重新进行设计。

其进一步特征在于，

所述芯片设计前端步骤包括：规格制定、设计划分、RTL编码、功能验证、逻辑综合、静态时序分析、形式验证；

步骤S1中，对相同项目中不同类型的功能模块进行总结，获取一个相似功耗，将所述相似功耗以阵列方式分布，获得所述功耗分布阵列，所述统计总功耗包括：统计寄存器传输级仿真功耗、统计门极仿真功耗；

所述功耗分布阵列为5x5阵列；

步骤S2中，所述裕量为所述统计门极仿真功耗阵列与所述统计寄存器传输级仿真功耗阵列的比值；

步骤S4中，所述比例系数为所述当前项目寄存器传输级仿真功耗与所述统计寄存器传输级仿真功耗的比值；

步骤S5中，为所述当前项目门极仿真功耗增加裕量，即将所述统计寄存器传输级仿真功耗与所述裕量相乘；

步骤S6中，所述当前项目门极仿真功耗阵列为所述比例系数、裕量与所述统计寄存器传输级仿真功耗的乘积；

步骤S7中，采用电压降分析工具对所述平滑功耗分布阵列进行分析。

采用本发明上述结构可以达到如下有益效果：将该供电网络分析方法应用于芯片设计后端的物理版图设计前期，因此，在物理版图实物验证之前即可发现其供电网络的薄弱区域并采取相应措施改进，这不仅减少了设计后端问题出现的风险，而且避免了物理版图实物验证时才发现问题进行反复迭代修正，从而降低了电源网络分析过程复杂度，节约了分析时间和芯片资源，同时提高了电源网络分析效率。

附图说明

图1为本发明芯片中各功能模块的结构示意图；

图2为本发明其中一个功能模块的当前项目门极仿真功耗分布阵列的示意图；

图3为本发明其中一个功能模块的平滑功耗分布阵列的示意图；

图4为本发明检查芯片供电网络设计缺陷的方法流程图。

具体实施方式

一种检查芯片供电网络设计缺陷的方法，芯片设计包括芯片设计前端、芯片设计中端、芯片设计后端，芯片设计前端步骤包括功能划分、代码编写、验证，其中，功能划分包括规格制定、设计划分，代码编写包括RTL编码，验证包括功能验证、逻辑综合、静态时序分析、形式验证，芯片设计后端包括布局布线、时钟树综合、提取寄生参数、物理版图验证等，将该方法应用于芯片设计后端中的物理版图设计前期，见图4，该方法具体包括以下步骤：S1、基于项目数据，总结获取芯片的每种功能模块对应的功耗分布阵列，芯片中各功能模块的结构示意图如图1所示，具体获取方式为：对多个芯片进行芯片设计验证，验证过程中，获取相同项目中每个芯片的不同功能模块的功耗，不同类型功能模块包括CPU、GPU、DDR、PCIE、IO、PG等，对不同类型功能模块的功耗进行总结，分别获取各功能模块的相似功耗，将该功能模块的相似功耗以阵列方式分布，获得功耗分布阵列，例如获取5x5阵列。将功耗分布阵列中的功耗求和，获取相应功能模块的统计总功耗，统计总功耗包括：统计寄存器传输级仿真功耗(RTL级功耗)、统计门极仿真功耗(Gate level仿真功耗)。例如统计计算5x5阵列的统计寄存器传输级仿真功耗为0.6W，

S2、计算裕量，裕量为统计门极仿真功耗阵列与统计寄存器传输级仿真功耗阵列的比值。

S3、在芯片设计前端，仿真获取当前项目寄存器传输级仿真功耗，例如5x5阵列的当前项目寄存器传输级仿真功耗为0.3W；

S4、计算比例系数，比例系数为当前项目寄存器传输级仿真功耗与统计寄存器传输级仿真功耗的比值；例如计算获得5x5阵列的比例系数为0.5(0.3/0.6＝0.5)；

S5、为当前项目门极仿真功耗增加裕量，将统计寄存器传输级仿真功耗与裕量相乘，当前项目门极仿真功耗增加裕量后的阵列如图2；

S6、计算当前项目门极仿真功耗阵列，当前项目门极仿真功耗阵列为比例系数与增加裕量后的统计寄存器传输级仿真功耗的乘积；如将该比例系数0.5与图2所示的5x5阵列相乘，即将该比例系数与图2所示的5x5阵列中的每个元素相乘，获取当前项目门极仿真功耗阵列，见图3，每个芯片中各功能模块的总功耗可能不同，但5x5功耗分布阵列基本一致，因此可将比例系数与5x5阵列相乘作为分析目标，从而提高了后续分析结果的准确性。

S7、采用Voltus分析工具对所述当前项目门极仿真功耗阵列进行分析，获取分析结果；分析过程中，哪个区域IR(IR指供电网络)的压降比较大，说明其存在的设计缺陷较大，这个区域就是薄弱区域。

S8，根据所述分析结果，对所述芯片中薄弱区域(即IR的缺陷较大的区域)重新进行设计。

将上述方法应用于SOC芯片设计中，在芯片设计物理版图验证初期(后端)单独针对电源网络进行仿真，根据芯片设计，对其进行功耗分析，得到各模块的功耗分布阵列，采用现有的电压降分析工具、基于现有的物理反标方法将功耗反标到对应区域进行IREM(压降和电迁移)失效分析。因此，在芯片设计物理版图验证初期就发现PG网络(供电网络)的薄弱区域并采取相应措施改进，避免了后期才发现问题导致反复迭代延迟交付时间等问题出现，提高了芯片设计效率。

以上的仅是本申请的优选实施方式，本发明不限于以上实施例。可以理解，本领域技术人员在不脱离本发明的精神和构思的前提下直接导出或联想到的其他改进和变化，均应认为包含在本发明的保护范围之内。