具有电压容忍力的电平移位器

摘要

本申请公开了一种电平移位器。所述电平移位器包括锁存电路、输入级、驱动级和控制电路。所述锁存电路用以根据第一驱动节点的信号电平和第二驱动节点的信号电平产生输出信号。所述输入级用以接收输入信号以调整连接节点的信号电平。所述驱动级用以根据一组控制信号将所述连接节点耦接于所述第一驱动节点，以驱动所述第一驱动节点。所述控制电路耦接于所述输入级和所述驱动级，用以在所述输入信号的电平转换的期间，通过调整所述组控制信号中每一控制信号的信号电平，来控制所述驱动级将所述连接节点耦接于所述第一驱动节点。所述电平移位器能够延长电路元件的使用寿命，以及缓和信号争抢的问题。

说明书

技术领域

本申请涉及电压电平移位技术，尤其涉及一种能够产生互补的输出信号的具有电压容忍力的电平移位器。

背景技术

系统单芯片(system-on-chip，SoC)设计允许不同的电路块(其包括模拟和数字电路)集成至单一芯片上。由于这些电路块可在相同的芯片中操作在不同的电压电平，因此，经常会使用能够将电压信号从一电压电平转换为另一电压电平的电平移位器(levelshifter)，使这些电路区块彼此可互相沟通。多芯片系统(multi-chip system)，其具有操作在不同电压域(voltage domain)的不同芯片，也可采用电平移位器以使不同芯片彼此可互相沟通。例如，移动电话装置中的不同芯片(如射频芯片、基带处理器、电源管理芯片及功率放大器)可通过电平移位器而彼此沟通。

发明内容

本申请的实施例公开了一种电平移位器，其包括一控制电路(如一个或多个电阻电容网络)以减少电平移位器的电路元件所受到的电压应力(voltage stress)，以及电平移位方案。

本申请的某些实施例公开了一种电平移位器。所述电平移位器包括锁存电路、输入级、驱动级以及控制电路。所述锁存电路用以根据第一驱动节点的信号电平与和第二驱动节点的信号电平产生输出信号。所述输入级用以接收输入信号以调整连接节点的信号电平。所述驱动级用以根据一组控制信号将所述连接节点耦接于所述第一驱动节点，以驱动所述第一驱动节点。所述控制电路，耦接于所述输入级和所述驱动级，用以在所述输入信号的电平转换的期间，通过调整所述组控制信号中每一控制信号的信号电平，来控制所述驱动级将所述连接节点耦接于所述第一驱动节点。

本申请的某些实施例公开了一种电平移位器。所述电平移位器包括输入级、驱动级以及锁存电路。所述输入级用以接收输入信号以调整第一连接节点的信号电平及第二连接节点的信号电平。所述驱动级耦接于所述第一连接节点和所述第二连接节点，其中所述驱动级用以将所述第一连接节点耦接于第一驱动节点以驱动所述第一驱动节点，以及将所述第二连接节点耦接于第二驱动节点以驱动所述第二驱动节点。所述锁存电路耦接于电源电压与一参考电压之间。所述锁存电路包括第一反相器、第二反相器、第一晶体管以及第二晶体管。所述第一反相器与所述第二反相器交错耦接于所述第一驱动节点与所述第二驱动节点之间。所述第一反相器耦接于所述电源电压与第一中继节点之间。所述第二反相器耦接于所述电源电压与第二中继节点之间。所述第一反相器用以根据所述第一驱动节点的信号电平和所述第二驱动节点的信号电平产生一输出信号。所述第一晶体管耦接于所述第一中继节点与所述参考电压之间。所述第一晶体管的控制端耦接到位于所述第一驱动节点与所述第一连接节点之间的第一电路路径上的第三连接节点。所述第二晶体管耦接于所述第二中继节点与所述参考电压之间。所述第二晶体管的控制端耦接到位于所述第二驱动节点与所述第二连接节点之间的第二电路路径上的第四连接节点。

本申请的某些实施例公开了一种电平移位器。所述电平移位器包括第一反相器、第二反相器、第一输入电路、第二输入电路、第一驱动电路、第二驱动电路、第一电阻电容网络以及第二电阻电容网络。所述第一反相器和所述第二反相器交错耦接于一第一驱动节点与第二驱动节点之间。所述第一反相器用以产生第一输出信号，所述第二反相器用以产生与所述第一输出信号互补的第二输出信号。所述第一输入电路用以接收输入信号以调整第一连接节点的信号电平。所述第二输入电路用以接收所述输入信号的反相信号以调整第二连接节点的信号电平。所述第一驱动电路用以根据第一控制信号将所述第一连接节点耦接于所述第一驱动节点，以驱动所述第一驱动节点。所述第二驱动电路用以根据第二控制信号将所述第二连接节点耦接于所述第二驱动节点，以驱动所述第二驱动节点。所述第一电阻电容网络包括第一输出端、第一电阻电路和第一电容电路。所述第一输出端用以输出所述第一控制信号，所述第一电阻电路耦接于所述第一输出端与参考信号之间，以及所述第一电容电路耦接于所述输入信号与所述反相信号两者中的一信号与所述第一输出端之间。所述第二电阻电容网络包括第二输出端、第二电阻电路和第二电容电路。所述第二输出端用以输出所述第二控制信号，所述第二电阻电路耦接于所述第二输出端与所述参考信号之间，以及所述第二电容电路耦接于所述输入信号与所述反相信号两者中的另一信号与所述第二输出端之间。

通过本申请所公开的电平移位方案，电平移位器可因应(in response to)输入信号的电平转换(level transition)来导通电路路径，从而延长所述电平移位器所包括的电路元件的使用寿命。此外，或者是，所述电平移位器可根据连接节点的信号电平主动地断开放电路径，从而缓和信号争抢的问题，其中所述连接节点的信号电平可因应所述输入信号的电平转换而迅速地改变。

附图说明

图1是根据本申请某些实施例的示例性的电平移位器的方框示意图。

图2是根据本申请某些实施例的图1所示的电平移位器的具体实施方式。

图3是根据本申请某些实施例的用以实施图2所示的电阻电容网络的至少其一的示例性的电阻电容网络的方框示意图。

图4A至图4F是图3所示的电阻电容网络的某些具体实施方式。

图5是根据本申请某些实施例的图2所示的电平移位器操作在高电压模式所涉及的信号波形图。

图6是根据本申请某些实施例的图1所示的电平移位器的另一具体实施方式。

图7是根据本申请某些实施例的图6所示的电平移位器于高电压模式的操作所涉及的示例性的信号波形的示意图。

图8是根据本申请某些实施例的图1所示的电平移位器的另一具体实施方式。

具体实施方式

以下披露内容公开了多种实施方式或例示，其能用以实现本申请内容的不同特征。下文所述的参数值、组件与配置的具体例子用以简化本申请内容。当可想见，这些叙述仅为例示，其本意并非用于限制本申请内容。举例来说，本申请内容可能会在实施例中重复使用组件符号和/或标号。此种重复使用乃是基于简洁与清楚的目的，且其本身不代表所讨论的不同实施例和/或组态之间的关系。

此外，当可理解，若将一元件描述为与另一元件“连接(connected to)”或“耦接(coupled to)”，则两者可直接连接或耦接，或两者间可能出现其他中间(intervening)元件。

为了满足不同的电压需求，电平移位器可操作在一高功率输出模式。在所述高功率输出模式中，输入信号转换为具有高电压电平的输出信号。然而，在所述高功率输出模式中，电平移位器的某些电路元件往往会遭受电压应力。例如，由于在电平移位器的一n沟道晶体管导通之前，会需要一些时间减少所述n沟道晶体管的源极电压，因此，当有一高电压电平施加在所述n沟道晶体管的漏级时，所述n沟道晶体管的漏级-源极电压(drain-to-source voltage)会超过一个电源电压(supply voltage)的大小，从而造成稳定度的问题。另一个值得关注的议题是电平移位器的低操作速度，这是因为互补的输出信号彼此争抢信号的关系所造成。

本申请提供了示例性的电平移位器，其可采用电平移位器之中所产生的信号，以减少施加于电平移位器的电路元件的电压应力。在某些实施例中，电平移位器的输入信号(如待电平移位处理的输入电压)可在一电路路径两端的电压差超过一阈值(threshold)之前，用来导通所述电路路径。此外，或者是，即使本申请所公开的电平移位器包括了下拉晶体管(pull-down transistor)可能会跟上拉晶体管(pull-up transistor)争抢信号的互补式结构(complementary structure)，本申请所公开的电平移位器可使用电平移位器之中所产生的信号来提升操作速度。进一步的说明如下。

图1是根据本申请某些实施例的一示例性的电平移位器的方框示意图。电平移位器100可实施为能够提供单向或双向的电平移位操作的电压电平移位电路(voltage levelshifting circuit)的至少一部分。在此实施例中，电平移位器100可实施为差分电平移位器(differential level shifter)，用以因应(in response to)一输入信号IN提供一对输出信号OUT和OUTb。所述对输出信号OUT和OUTb彼此互补(complementary to each other)。输出信号OUT/OUTb可作为耦接于电平移位器100的下一级电路(next circuit stage)的电源电压。值得注意的是，本申请所公开的电平移位方案可应用于提供单端输出信号(single-ended output signal)的电平移位器，而不致悖离本申请的范围。

在某些实施例中，输出信号OUT/OUTb的信号范围(signal range)可不同于输入信号IN的信号范围。举例来说(但本申请不限于此)，输出信号OUT的信号范围的上边界电平(upper boundary level)可不同于输入信号IN的信号范围的上边界电平。又例如，输出信号OUT的信号范围的下边界电平(lower boundary level)可不同于输入信号IN的信号范围的下边界电平。又例如，输出信号OUT的信号摆幅(signal swing)可不同于输入信号IN的信号摆幅。

电平移位器100包括(但不限于)一锁存电路(latch circuit)110、一输入级120、一驱动级130以及一控制电路140。锁存电路110根据驱动节点ND1和ND2各自的信号电平产生输出信号OUT和OUTb。于此实施例中，锁存电路110耦接于一电源电压VSP与一参考电压VR1之间。输出信号OUT的信号范围可根据电源电压VSP和参考电压VR1来决定。举例来说(但本申请不限于此)，输出信号OUT的信号范围的上边界电平可等于(或大致等于)电源电压VSP的电压电平。又例如，输出信号OUT的信号范围的下边界电平可等于(或大致等于)参考电压VR1的电压电平。值得注意的是，电源电压VSP与参考电压VR1的至少其一可因应电平移位器100的操作模式来改变。输出信号OUT的信号范围可因此而改变。

输入级120用以因应输入信号IN来调整连接节点NC1和NC2各自的信号电平。于此实施例中，输入级120可包括一输入电路122及一输入电路124。输入电路122用以接收输入信号IN，以调整连接节点NC1的信号电平。输入电路124用以接收一输入信号INb(例如，输入信号IN的反相信号)，以调整连接节点NC2的信号电平。举例来说(但本申请不限于此)，输入级120还可包括一反相器126，耦接于输入电路122和124之间。反相器126可对输入信号IN进行反相以产生输入信号INb。

驱动级130根据一组控制信号{CS1}将连接节点NC1耦接于驱动节点ND1，从而驱动此驱动节点ND1。此外，驱动级130用以根据一组控制信号{CS2}将连接节点NC2耦接于驱动节点ND2，从而驱动此驱动节点ND2。于此实施例中，驱动级130可包括一驱动电路132和一驱动电路134。驱动电路132根据所述组控制信号{CS1}将连接节点NC1耦接于驱动节点ND1。当将连接节点NC1耦接于驱动节点ND1时，驱动电路132可根据连接节点NC1的信号电平调整驱动节点ND1的信号电平。驱动电路134用以根据所述组控制信号{CS2}将连接节点NC2耦接于驱动节点ND2，从而根据连接节点NC2的信号电平调整驱动节点ND2的信号电平。

控制电路140耦接于输入级110和驱动级120，用以提供多组控制信号{CS1}和{CS2}，从而控制驱动级130的操作。于此实施例中，控制电路140可在输入信号IN(或输入信号INb)的电平转换期间，调整所述组控制信号{CS1}中每一控制信号的信号电平，从而控制驱动电路132将连接节点NC1耦接于驱动节点ND1。例如，控制电路140可因应输入信号IN的信号电平的上升或下降，调整所述组控制信号{CS1}中的一控制信号CS1的信号电平，从而缩短导通驱动节点ND1与连接节点NC1之间的电路路径所需的时间。在某些实施例中，在驱动节点ND1与连接节点NC1各自的信号电平之间的差值超过一阈值(如输出信号OUT/OUTb的信号摆幅)之前，连接节点NC1可耦接于驱动节点ND1。在某些实施例中，控制电路140可缩短驱动节点ND1与连接节点NC1之间的电压差值大于所述阈值的时间。在输入信号IN的电平转换之后，控制电路140可将控制信号CS1维持在一参考信号电平，如输出信号OUT/OUTb的信号范围的一边界电平。

相似地，控制电路140可在输入信号IN(或输入信号INb)的电平转换期间，调整所述组控制信号{CS2}中每一控制信号的信号电平，从而控制驱动电路134将连接节点NC2耦接于驱动节点ND2。例如，控制电路140可因应输入信号INb的信号电平的上升或下降，调整所述组控制信号{CS2}中的一控制信号CS2的信号电平，从而缩短导通驱动节点ND2与连接节点NC2之间的电路路径所需的时间。在某些实施例中，在驱动节点ND2与连接节点NC2各自的信号电平之间的差值超过一阈值(如输出信号OUT/OUTb的信号摆幅)之前，连接节点NC2可耦接于驱动节点ND2。在某些实施例中，控制电路140可缩短驱动节点ND2与连接节点NC2之间的电压差值大于所述阈值的时间。在输入信号INb的电平转换之后，控制电路140可将控制信号CS2维持在一参考信号电平，如输出信号OUT/OUTb的信号范围的一边界电平。

于操作中，在输入信号IN从逻辑低电平与逻辑高电平两者中的一个转换为两者中的另一个的期间，输入电路122可根据输入信号IN调整连接节点NC1的信号电平。控制电路140可因应上述的输入信号IN的电平转换，调整所述组控制信号{CS1}中每一控制信号的信号电平，从而缩短驱动电路132将连接节点NC1耦接于驱动节点ND1所需的时间。例如，控制电路140可在驱动节点ND1与连接节点NC1之间的电压差超过输出信号OUT的信号摆幅之前，导通连接节点NC1与驱动节点ND1之间的电路路径。又例如，控制电路140可缩短驱动节点ND1与连接节点NC1之间的电压差大于输出信号OUT的信号摆幅的时间。因此，电平移位器100可降低施加于驱动电路132两侧的电压应力，从而提升驱动电路132包括的一个或多个电路元件的稳定度。

当连接节点NC1耦接于驱动节点ND1时，锁存电路110可根据驱动节点ND1的信号电平来调整输出信号OUT的信号电平。例如，输出信号OUT可因应输入信号IN的电平转换而发生电平转换。此外，在输入信号IN从逻辑低电平与逻辑高电平两者中的一个转换为两者中的另一个之后，所述组控制信号{CS1}中的每一控制信号均可维持在相应的一参考信号电平。

相似地，在输入信号INb从逻辑低电平与逻辑高电平两者中的一个转换为两者中的另一个的期间，控制电路140可因应输入信号IN的电平转换，调整所述组控制信号{CS2}中每一控制信号的信号电平，从而降低施加于连接节点NC2与驱动节点ND2之间的电压应力，因此提升驱动电路134包括的一个或多个电路元件的稳定度。在输入信号INb从逻辑低电平与逻辑高电平两者中的一个转换为两者中的另一个之后，所述组控制信号{CS2}中的每一控制信号均可维持在相应的一参考信号电平。

为便于理解本申请的内容，以下给出了某些实施例以进一步说明本申请所公开的电平移位方案。本领域的技术人员应可了解，其他采用图1所示的电平移位器100的结构的实施例均属于本申请的范畴。

图2是根据本申请某些实施例的图1所示的电平移位器100的一具体实施方式。电平移位器200可包括一锁存电路210、一输入级220、一驱动级230以及一控制电路240，其可分别作为图1所示的锁存电路110、输入级120、驱动级130以及控制电路140的实施例。

锁存电路210可包括反相器212和214，其交错耦接于驱动节点ND1与ND2之间。反相器212耦接于电源电压VSP与中继节点(intermediate node)NI1之间，用以根据驱动节点ND1的信号电平产生输出信号OUT。反相器212可通过驱动节点ND2将输出信号OUT输出。反相器214耦接于电源电压VSP与中继节点NI2之间，用以根据驱动节点ND2的信号电平产生输出信号OUTb。反相器214可通过驱动节点ND1将输出信号OUTb输出。举例来说，反相器212可利用彼此串联耦接的两个晶体管MP1和MN1来实施，其中晶体管MP1和MN1各自的控制端均耦接于驱动节点ND1。反相器214可利用彼此串联耦接的两个晶体管MP0和MN0来实施，其中晶体管MP0和MN0各自的控制端均耦接于驱动节点ND2。

于此实施例中，锁存电路210还可包括晶体管MNX、MNY、MNX1和MNY1。晶体管MNX耦接于中继节点NI1与参考电压VR1之间。值得注意的是，晶体管MNX的控制端耦接于一连接节点NX，其位于驱动节点ND1与连接节点NC1之间的电路路径上。因此，当连接节点NC1的信号电平被下拉(pulled down)时，连接节点NX的信号电平下降的速度会比驱动节点ND1的信号电平下降的速度较快，故而允许晶体管MNX比晶体管MN1较早被关断。相似地，晶体管MNY耦接于中继节点NI2与参考电压VR1之间，并具有耦接于一连接节点NY的控制端，其中连接节点NY是位于驱动节点ND2与连接节点NC2之间的电路路径上。当连接节点NC2的信号电平被下拉时，连接节点NY的信号电平下降的速度会比驱动节点ND2的信号电平下降的速度较快，故而允许晶体管MNY比晶体管MN0较早被关断。通过采用晶体管MNX与MNY的至少其一，电平移位器200可缓和争抢信号的问题。相关的说明容后再叙。

晶体管MNX1耦接于参考电压VR1与中继节点NI1之间，其控制端耦接于驱动节点ND2。晶体管MNX1用以将中继节点NI1的信号电平设为参考电压VR1的电压电平。晶体管MNY1耦接于参考电压VR1与中继节点NI2之间，其控制端耦接于驱动节点ND1。晶体管MNY1用以将中继节点NI2的信号电平设为参考电压VR1的电压电平。于此实施例中，晶体管MP0与晶体管MP1均可利用p沟道晶体管来实施。晶体管MN0、MN1、MNX、MNY、MNX1和MNY1均可利用n沟道晶体管来实施

输入级220可包括一输入电路222、一输入电路224及一反相器226，其可分别作为图1所示的输入电路122、输入电路124及反相器126的实施例。于此实施例中，输入电路222包括晶体管MN4和MP4。晶体管MN4耦接于连接节点NC1与电源电压VSS之间，其中晶体管MN4的控制端耦接于输入信号IN。电源电压VSS和电源电压VSP具有不同的电压电平。举例来说(但本申请不限于此)，电源电压VSS可以是接地电压。此外，晶体管MP4耦接于参考电压VR2与连接节点NC1之间，其中晶体管MP4的控制端耦接于输入信号IN。晶体管MN4和MP4均可因应输入信号IN来调整连接节点NC1的信号电平。

输入电路224包括晶体管MN5和MP5。晶体管MN5耦接于连接节点NC2与电源电压VSS之间，其中晶体管MN5的控制端耦接于输入信号INb。晶体管MP5耦接于参考电压VR2与连接节点NC2之间，其中晶体管MP5的控制端耦接于输入信号INb。晶体管MN5和MP5均可因应输入信号INb来调整连接节点NC2的信号电平。此外，反相器226耦接于参考电压VR2与电源电压VSS之间。

驱动级230可包括驱动电路232和234，其可分别作为图1所示的驱动电路132和134的实施例。于此实施例中，驱动电路232包括晶体管MN2和MP2，其彼此串联耦接于驱动节点ND1与连接节点NC1之间的电路路径上。晶体管MN2耦接于连接节点NX与连接节点NC1之间，其中晶体管MN2的控制端用以接收一控制信号CS1n。晶体管MP2耦接于驱动节点ND1与连接节点NX之间，其中晶体管MP2的控制端用以接收一控制信号CS1p。控制信号CS1n和CS1p可作为图1所示的所述组控制信号{CS1}的至少一部分。

驱动电路234包括晶体管MN3和MP3，其彼此串联耦接于驱动节点ND2与连接节点NC2之间的电路路径上。晶体管MN3耦接于连接节点NY与连接节点NC2之间，其中晶体管MN3的控制端用以接收一控制信号CS2n。晶体管MP3耦接于驱动节点ND2与连接节点NY之间，其中晶体管MP3的控制端用以接收一控制信号CS2p。控制信号CS2n和CS2p可作为图1所示的所述组控制信号{CS2}的至少一部分。

控制电路240耦接于晶体管MN2、MP2、MN3和MP3各自的控制端，用以调整控制信号CS1n、CS1p、CS2n和CS2p各自的信号电平，以选择性地导通晶体管MN2、MP2、MN3和MP3。于此实施例中，当控制电路240用以控制一n沟道晶体管的操作时，控制电路240可因应输入信号IN的电平转换，提升输入至所述n沟道晶体管的控制信号的信号电平，从而导通所述n沟道晶体管。当控制电路240用以控制一p沟道晶体管的操作时，控制电路240可因应输入信号IN的电平转换，降低输入至所述p沟道晶体管的控制信号的信号电平，从而导通所述p沟道晶体管。

举例来说，为了导通由n沟道晶体管来实施的晶体管MN2，控制电路240可因应输入信号IN的电平转换，提升控制信号CS1n的信号电平，其中输入信号IN输入至耦接于晶体管MN2的输入电路222。为了导通由p沟道晶体管来实施的晶体管MP2，控制电路240可因应输入信号IN的电平转换，降低控制信号CS1p的信号电平。又例如，为了导通由n沟道晶体管来实施的晶体管MN3，控制电路240可因应输入信号INb的电平转换，提升控制信号CS2n的信号电平，其中输入信号INb输入至耦接于晶体管MN3的输入电路224。为了导通由p沟道晶体管来实施的晶体管MP3，控制电路240可因应输入信号INb的电平转换，降低控制信号CS2p的信号电平。

于此实施例中，控制电路240可包括电阻电容网络(resistive-capacitivenetwork，RC network；以下简称为“RC网络”)242-248。RC网络242和244用以接收彼此互为反相的输入信号(即输入信号IN和输入信号INb)，以分别产生控制信号CS1n和CS1p。RC网络242具有一输出端TN2，并根据参考电压VR2和输入信号IN以输出控制信号CS1n。RC网络244具有一输出端TP2，用以根据参考电压VR1和输入信号INb输出控制信号CS1p。在某些实施例中，通过RC网络242和244的至少其一，驱动电路232可在驱动节点ND1和连接节点NC1各自的信号电平之间的差值超过一阈值(如输出信号OUT的信号摆幅)之前，将连接节点NC1耦接于驱动节点ND1。在某些实施例中，RC网络242和244的至少其一可缩短驱动节点ND1和连接节点NC1各自的信号电平之间的差值大于一阈值(如输出信号OUT的信号摆幅)的时间。

RC网络246和248用以接收彼此互为反相的输入信号(即输入信号INb和输入信号IN)，以分别产生控制信号CS2n和CS2p。RC网络246具有一输出端TN3，并根据参考电压VR2和输入信号INb以输出控制信号CS2n。RC网络248具有一输出端TP3，并根据参考电压VR1和输入信号IN以输出控制信号CS2p。相似地，通过RC网络246和248的至少其一，驱动电路234可在驱动节点ND2和连接节点NC2各自的信号电平之间的差值超过一阈值(如输出信号OUT的信号摆幅)之前，将连接节点NC2耦接于驱动节点ND2。或者是，RC网络246和248的至少其一可缩短驱动节点ND2和连接节点NC2各自的信号电平之间的差值大于一阈值(如输出信号OUT的信号摆幅)的时间。

图3是根据本申请某些实施例用以实施图2所示的RC网络242-248的至少其一的示例性的RC网络340的方框图。RC网络340可包括一输出端T0、一电阻电路(resistivecircuit)342及一电容电路(capacitive circuit)344。输出端T0用以输出一控制信号CS，如图2所示的控制信号CS1n、CS1p、CS2n和CS2p其中的一个。电阻电路342耦接于输出端T0与参考信号RS0之间。电容电路344耦接于输出端T0与输入信号IN0之间。输入信号IN0可利用图2所示的输入信号IN和INb其中的一个来实施。

于此实施例中，电阻电路342根据参考信号RS0将一参考信号电平施加于输出端T0。电容电路344用以接收输入信号IN0，并因应输入信号IN0的电平转换调整输出端T0的信号电平，从而调整控制信号CS的信号电平。请连同图2参阅图3，在RC网络242是利用RC网络340来实施的某些实施例中，电阻电路342所施加的所述参考信号电平可等于参考电压VR2的电压电平。此外，电容电路344可因应输入信号IN的电平转换，调整控制信号CS的信号电平，其中控制信号CS可作为控制信号CS1n。在RC网络244是利用RC网络340来实施的某些实施例中，电阻电路342所施加的所述参考信号电平可等于参考电压VR1的电压电平。电容电路344可因应输入信号INb的电平转换，调整控制信号CS的信号电平，其中控制信号CS可作为控制信号CS1p。

相似地，在RC网络246是利用RC网络340来实施的某些实施例中，电阻电路342所施加的所述参考信号电平可等于参考电压VR2的电压电平。电容电路344可因应输入信号INb的电平转换，调整控制信号CS的信号电平，其中控制信号CS可作为控制信号CS2n。在RC网络248是利用RC网络340来实施的某些实施例中，电阻电路342所施加的所述参考信号电平可等于参考电压VR1的电压电平。电容电路344可因应输入信号IN的电平转换，调整控制信号CS的信号电平，其中控制信号CS可作为控制信号CS2p。

图4A至图4F是图3所示的RC网络340的某些实施方式的示意图。请参阅图4A，RC网络440A包括一电阻R1和一电容C1，其串联耦接于参考信号RS0与输入信号IN0之间。电阻R1和电容C1可分别作为图3所示的电阻电路342和电容电路344的实施例。

于此实施例中，当输入信号IN0处于一第一电平(如逻辑低电平与逻辑高电平其中的一个)时，输出端T0的信号电平等于(或大致等于)参考信号RS0的信号电平。因此，控制信号CS的信号电平等于(或大致等于)参考信号RS0的信号电平。在输入信号IN0从所述第一电平转换到一第二电平(如如逻辑低电平与逻辑高电平其中的另一个)的电平转换期间，电容C1可将输出端T0的信号电平调整为不同于参考信号RS0的信号电平。例如，在输入信号IN0从逻辑低电平转换到逻辑高电平的电平转换期间，控制信号CS的信号电平可调整为高于参考信号RS0的信号电平。又例如，在输入信号IN0从逻辑高电平转换到逻辑低电平的电平转换期间，控制信号CS的信号电平可调整为低于参考信号RS0的信号电平。此外，在输入信号IN0转换为所述第二电平之后，控制信号CS的信号电平可回到参考信号RS0的信号电平。

请参阅图4B。除了RC网络440B包括一电阻R2以外，RC网络440B的电路结构与图4A所示的RC网络440A的电路结构相同/相似。电阻R2耦接于参考信号RS0与参考信号RS1之间，其中参考信号RS1可利用图2所示的电源电压VSS来实施。电阻R1和R2可作为图3所示的电阻电路342的实施例。电阻R1和R2可作为一分压器(voltage divider)，其可根据参考信号RS0和RS1在输出端T0建立分压后的电压电平(divided voltage level)。

于此实施例中，当输入信号IN0处于一第一电平(如逻辑低电平与逻辑高电平其中的一个)时，输出端T0的信号电平等于(或大致等于)电阻R1和R2所建立的分压后的电压电平。由于RC网络440B的操作与图4A所示的RC网络440A的操作相同/相似，因此，相似的说明在此便不再重复。

请参阅图4C。除了RC网络440C将接成二极管形式的p沟道晶体管(diodeconnected p-channel transistor)MPD1和MPD2作为一分压器以外，RC网络440C的电路结构与图4B所示的RC网络440B的电路结构相同/相似。由于本领域的技术人员在阅读图4A与图4B的相关段落说明之后，应可了解RC网络440C的操作，因此，进一步的说明在此便不再赘述。

请参阅图4D。除了RC网络440D将接成二极管形式的n沟道晶体管(diodeconnected n-channel transistor)MND1和MND2作为一分压器以外，RC网络440C的电路结构与图4B所示的RC网络440B的电路结构相同/相似。接成二极管形式的n沟道晶体管MND1和MND2各自的基体(body)均可耦接于图2所示的电源电压VSS。由于本领域的技术人员在阅读图4A和图4B的相关段落说明之后，应可了解RC网络440D的操作，因此，进一步的说明在此便不再赘述。

请参阅图4E。除了RC网络440E包括p沟道晶体管MP6以及接成二极管形式的n沟道晶体管MND3以外，RC网络440E的电路结构与图4A所示的RC网络440A的电路结构相同/相似。p沟道晶体管MP6和接成二极管形式的n沟道晶体管MND3并联于参考信号RS0与输出端T0之间，并可作为图3所示的电阻电路342的实施例。接成二极管形式的n沟道晶体管MND3的基体耦接于图2所示的电源电压VSS。p沟道晶体管MP6的控制端耦接于输入信号IN0。

于此实施例中，在输入信号IN0从逻辑低电平转换到逻辑高电平的电平转换期间，电容C1可将控制信号CS的信号电平调整为高于参考信号RS的信号电平。此外，由于输出端T0的信号电平可高于p沟道晶体管MP6的控制端的信号电平，因此，p沟道晶体管MP6可提供一导通路径。值得注意的是，相比于电阻的导通电阻值(on-resistance)来说，p沟道晶体管MP6的导通电阻值是比较小的。因此，图4E所示的输出端T0的信号电平上升的速度会大于图4A所示的输出端T0的信号电平上升的速度。这样，相比于图4A所示的RC网络440A，RC网络440E可较快速地导通耦接于输出端T0的晶体管(如图2所示的晶体管MN2或晶体管MN3)，从而提升电路性能并减少功耗。在输入信号IN0已转换为逻辑高电平之后，控制信号CS的信号电平可回到大致等于参考信号RS0的信号电平。由于本领域的技术人员在阅读图4A的相关段落说明之后，应可了解RC网络440E的操作，因此，进一步的说明在此便不再赘述。

请参阅图4F。除了RC网络440F包括n沟道晶体管MN6以及接成二极管形式的p沟道晶体管MPD3以外，RC网络440F的电路结构与图4E所示的RC网络440E的电路结构相同/相似。n沟道晶体管MN6和接成二极管形式的p沟道晶体管MPD3并联于参考信号RS0与输出端T0之间，并可作为图3所示的电阻电路342的实施例。n沟道晶体管MN6的控制端耦接于输入信号IN0。由于本领域的技术人员在阅读图4A和图4E的相关段落说明之后，应可了解相比于图4A所示的RC网络440A，图4F所示的RC网络440F可较快速地导通耦接于输出端T0的晶体管(如图2所示的晶体管MP2或晶体管MP3)，因此，关于RC网络440F的进一步说明在此便不再赘述。

值得注意的是，图4A至图4F所示的电路结构只是方便说明而已，并非用来限制本申请的范围。其他基于图3所描述的电路结构和操作所实施的RC网络，均属于本申请的范畴。

请再次参阅图2。电平移位器200还可包括一电压产生器202，其用以接收电源电压VSP，并根据一模式选择信号MS产生参考电压VR1和VR2。举例来说，参考电压VR1可因应模式选择信号MS的不同信号值而具有不同的电压电平。又例如，参考电压VR2可因应模式选择信号MS的不同信号值而具有不同的电压电平。因此，电平移位器200可因应模式选择信号MS的不同信号值而支持不同的电压域。

为方便理解本申请所公开的电平移位方案，以下基于两种操作模式(在此称为高电压模式与低电压模式)来说明电平移位器200的操作。于高电压模式中，参考电压VR1和VR2具有相同的电压电平，而电源电压VSP的电压电平是参考电压VR1/VR2的电压电平的两倍。由于从电源电压VSP摆动(swing)至参考电压VR1的输出信号OUT/OUTb可作为耦接于电平移位器200的下一级电路的一电源电压，因此，参考电压VR1和VR2均可视为所述电源电压，且电源电压VSP可视为所述电源电压的两倍。输出信号OUT/OUTb的信号范围的下边界电平可等于参考电压VR1/VR2的电压电平。输出信号OUT/OUTb的信号范围的上边界电平可等于电源电压VSP的电压电平。举例来说，电源电压VSP可具有如3.3V的电压电平。电压产生器202用来接收电源电压VSP，以产生参考电压VR1和VR2，其中参考电压VR1和VR2均具有如1.65V的电压电平。此外，输入信号IN可具有一信号范围，如0V至1.65V的电压范围。

于低电压模式中，电源电压VSP和参考电压VR2具有相同的电压电平，以及参考电压VR1的电压电平等于电源电压VSS(如接地电压)的电压电平。因此，电源电压VSP和参考电压VR2均可视为耦接于电平移位器200的下一级电路的一电源电压。举例来说，电源电压VSP可具有如1.8V的电压电平。电压产生器202用来接收电源电压VSP，以产生参考电压VR1和VR2，其中参考电压VR1可具有如0V的电压电平，而参考电压VR2的电压电平可等于电源电压VSP的电压电平。此外，输入信号IN可具有一信号范围，如0V至1.8V的电压范围。在某些实施例中，于高电压模式与低电压模式中，输入信号IN均可具有相同的信号范围，如0V至1.65V的电压范围，或0V至1.8V的电压范围。

图5是根据本申请某些实施例的图2所示的电平移位器200操作在高电压模式所涉及的信号波形图。请连同图2参阅图5。在时间t0之前，输入信号IN可处在逻辑低电平，例如0V。输入信号INb可处在逻辑高电平，例如1.65V。输出信号OUT处在逻辑低电平，例如参考电压VR1的电压电平或1.65V。输出信号OUTb处在逻辑高电平，例如电源电压VSP的电压电平或3.3V。晶体管MP0和MN1导通，而晶体管MP1和MN0关断。晶体管MNX1关断，而晶体管MNY1导通。

此外，晶体管MN4关断，而晶体管MP4导通。连接节点NC1的信号电平大致等于参考电压VR2的电压电平，如1.65V。RC网络242用以将控制信号CS1n的信号电平维持在等于参考电压VR2的电压电平的一参考信号电平。控制信号CS1n所控制的晶体管MN2处于关断状态。RC网络244用以将控制信号CS1p的信号电平维持在等于参考电压VR1的电压电平的一参考信号电平。控制信号CS1p所控制的晶体管MP2处于导通状态。位于连续两个晶体管MN2和MP2之间的连接节点NX的信号电平大致等于输出信号OUTb的信号电平，例如3.3V。控制端耦接于连接节点NX的晶体管MNX处于导通状态。

再者，晶体管MN5导通，而晶体管MP5关断。连接节点NC2的信号电平大致等于电源电压VSS的电压电平，如0V。RC网络246用以将控制信号CS2n的信号电平维持在等于参考电压VR2的电压电平的一参考信号电平，如1.65V。控制信号CS2n所控制的晶体管MN3处于导通状态。RC网络248用以将控制信号CS2p的信号电平维持在等于参考电压VR1的电压电平的一参考信号电平，如1.65V。控制信号CS2p所控制的晶体管MP3处于关断状态。连接节点NY的信号电平大致等于电源电压VSS的电压电平，如0V。控制端耦接于连接节点NY的晶体管MNY处于关断状态。

于时间t0，输入信号IN的低到高电平转换(low to high transition)开始进行。RC网络242可因应输入信号IN的低到高电平转换，来调整控制信号CS1n的信号电平。控制信号CS1n的信号电平开始上升。

于时间t1，控制信号CS1n的信号电平与连接节点NC1的信号电平之间的差值到达晶体管MN2的阈值电压值。晶体管MN2可因此导通。当晶体管MN2处于导通状态时，连接节点NX的信号电平可开始下降。值得注意的是，在晶体管MN2导通之前，晶体管MN2的漏级-源极电压小于输出信号OUT的信号摆幅与晶体管MN2的阈值电压两者的总和。输出信号OUT的信号摆幅可等于电源电压VSP与参考电压VR2之间的电压差。也就是说，在晶体管MN2的两个连接端(如漏级与源极)各自的信号电平之间的差值(如晶体管MN2的漏级-源极电压)超过输出信号OUT的信号摆幅与晶体管MN2的阈值电压两者的总和之前，晶体管MN2的两个连接端即可彼此耦接。在某些实施例中，在晶体管MN2导通之前，晶体管MN2的漏级-源极电压可以不超过输出信号OUT的信号摆幅。

考虑晶体管MN2的控制端直接连接于参考电压VR2而不是RC网络242的情形。在此情形中，当晶体管MN2的源极电压降低至参考电压VR2减去晶体管MN2的阈值电压时，晶体管MN2会被导通。然而，由于在晶体管MN2导通之前，晶体管MN2的漏级电压的电压电平等于电源电压VSP的电压电平，因此，当晶体管MN2导通时，晶体管MN2的漏级-源极电压会到达输出信号OUT的信号摆幅与晶体管MN2的阈值电压两者的总和。也就是说，在晶体管MN2导通之前，晶体管MN2的漏级-源极电压会超过输出信号OUT的信号摆幅，导致稳定度的问题。

相比之下，通过控制电路240或RC网络242，晶体管MN2可在其源极电压降低至参考电压VR2减去其阈值电压之前被导通，从而减少过应力电压(overstress voltage)(例如，晶体管MN2的漏级-源极电压)，以增加晶体管MN2的稳定度及使用寿命。

此外，RC网络244可因应输入信号INb的高到低电平转换(high to lowtransition)来降低控制信号CS1p的信号电平，使驱动节点ND1的信号电平与晶体管MP2的控制端的信号电平之间的差值可轻易地到达晶体管MP2的的阈值电压值，从而导通晶体管MP2。晶体管MP2、MN2和MN4可形成一放电路径，以对驱动节点ND1进行放电。在时间t2后，输入信号IN可处在逻辑高电平，例如1.65V。

在某些实施例中，虽然因为晶体管MP0可处在导通状态以对驱动节点ND1进行充电，驱动节点ND1可能会被缓慢地放电，但连接节点NX的信号电平可用来加速驱动节点ND1的放电操作，从而缓和信号争抢的问题。例如，于时间t0与t2之间，由于连接节点NX位于连接节点NC1与驱动节点ND1之间，因此，连接节点NX的信号电平会比输出信号OUTb的信号电平下降得早且快。这样，受控于连接节点NX的信号电平的晶体管MNX可在晶体管MN2导通之后立即被关断，从而切断反相器212的放电路径。当晶体管MNX处于关断状态时，晶体管MP1可迅速地对驱动节点ND2进行充电，从而关断晶体管MP0。当晶体管MP0处于关断状态时，驱动节点ND1可迅速地放电，使晶体管MP1可完全地导通。输出信号OUT可转换到逻辑高电平，例如3.3V。再者，电源电压VSP可通过晶体管MP3对连接节点NY进行充电，从而导通晶体管MNY，以锁住存储于驱动节点ND1和ND2的数据。值得注意的是，由于驱动节点ND1可迅速地放电，因此，可缩小晶体管MP2和MN2的尺寸。

在某些实施例中，当连接节点NY是由高电压模式的电源电压VSP所充电时，晶体管MN3的漏级-源极电压可能会大于输出信号OUT的信号摆幅，造成稳定性的问题。例如，输出信号OUT的信号摆幅也可等于高电压模式中电源电压VSP与参考电压VR2两者的差。由于晶体管MN3的漏级是由电源电压VSP所充电，因此，当晶体管MN3的源极电压下降到低于参考电压VR2时，晶体管MN3的漏级-源极电压可能会大于输出信号OUT的信号摆幅。由于晶体管MP5可因应输入信号INb的高到低电平转换(时间t0与时间t2之间)来导通，因此，晶体管MN3的源极可被充电到参考电压VR2的电压电平，故而减少过应力电压(例如，晶体管MN3的漏级-源极电压)，据此增加晶体管MN3的稳定度及使用寿命。相似地，当驱动节点ND2是由电源电压VSP所充电时，晶体管MNX1可将中继节点NI1维持在参考电压VR1的电压电平，以延长晶体管MN1的使用寿命。因此，晶体管MP5与晶体管MNX1可称为钳位器(clamper)。

在某些实施例中，RC网络246可调整控制信号CS2n的信号电平，从而加速连接节点NY的充电操作。举例来说，在时间t0与t2之间，当晶体管MP5因应输入信号INb的高到低电平转换而导通时，可将连接节点NC2往参考电压VR2的电压电平进行充电。此外，RC网络246可因应输入信号INb的高到低电平转换，将控制信号CS2n的信号电平减少至低于参考电压VR2的电压电平，从而导通晶体管MN3。因此，参考电压VR2可在晶体管MP5与MN3导通之后，立即对连接节点NY进行充电。

在时间t2与t3之间，由于输入信号IN处在逻辑高电平，RC网络242用以将控制信号CS1n维持在参考电压VR2的电压电平。RC网络244用以将控制信号CS1p维持在参考电压VR1的电压电平。

在时间t3与t4之间，输入信号IN进行高到低电平转换，使输入信号INb进行低到高电平转换。RC网络246可因应输入信号INb的低到高电平转换，调整控制信号CS2n的信号电平。RC网络248可因应输入信号IN的高到低电平转换，调整控制信号CS2p的信号电平。由于本领域的技术人员应可了解，电平移位器200在输入信号INb的低到高电平转换的期间的操作相似/相同于在输入信号IN的低到高电平转换的期间的操作，因此，关于输入信号INb的低到高电平转换的进一步说明在此便不再赘述。

除了电压产生器202可改变电源电压VSP、参考电压VR1与参考电压VR2各自的电压电平之外，电平移位器200于低电压模式的操作相似/相同于电平移位器200于高电压模式的操作。由于本领域的技术人员在阅读图2至图5的相关段落说明之后，应可了解电平移位器200于低电压模式的操作细节，因此，相似的说明在此便不再赘述。

通过本申请所公开的电平移位方案，电平移位器200可因应输入信号IN/INb的电平转换来导通电路路径，据以延长电平移位器200的电路元件在高电压模式的使用寿命。此外，或者是，电平移位器200可根据一连接节点的信号电平主动切断放电路径，以缓和信号争抢的问题，其中所述连接节点的信号电平因应输入信号IN/INb的电平转换而迅速地改变。

值得注意的是，图2所示的电路结构只是方便说明而已，并非用来限制本申请的范围。在某些实施例中，驱动电路232可包括在驱动节点ND1与连接节点NC1之间的一电路路径上彼此串联耦接的两个或超过两个的多个晶体管。耦接于晶体管MNX的控制端的连接节点NX可位于所述多个晶体管中的连续两个晶体管之间。所述连续两个晶体管可以是(但不限于)彼此串联耦接的一p沟道晶体管和一n沟道晶体管。在一电流信号于所述电路路径导通时是从驱动节点ND1流向连接节点NC1的情形下，所述p沟道晶体管可设置在连接节点NX与驱动节点ND1之间，而所述n沟道晶体管可设置在连接节点NX与连接节点NC1之间。在一电流信号于所述电路路径导通时是从连接节点NC1流向驱动节点ND1的情形下，所述p沟道晶体管可设置在连接节点NX与连接节点NC1之间，而所述n沟道晶体管可设置在连接节点NX与驱动节点ND1之间。相似地，在某些实施例中，驱动电路234可包括在驱动节点ND2与连接节点NC2之间的一电路路径上彼此串联耦接的两个或超过两个的多个晶体管。

图6是根据本申请某些实施例的图1所示的电平移位器100的另一具体实施方式。除了控制电路640可将晶体管MP2与MP3各自的控制端直接耦接于参考电压VR1，以及将晶体管MN2与MN3各自的控制端直接耦接于参考电压VR2之外，电平移位器600的电路结构相似/相同于图2所示的电平移位器200的电路结构。为方便说明，根据本申请某些实施例的图6所示的电平移位器600于高电压模式的操作所涉及的示例性的信号波形表示于图7。于此实施例中，电源电压VSP、参考电压VR1与参考电压VR2于高电压模式中各自的电压电平分别等于3.3V、1.65V与1.65V。

请连同图6参阅图7。在时间t0’之前，输入信号IN可处在逻辑低电平，例如0V。输入信号INb可处在逻辑高电平，例如1.65V。输出信号OUT处在逻辑低电平，例如参考电压VR1的电压电平。输出信号OUTb处在逻辑高电平，例如电源电压VSP的电压电平。因此，晶体管MP0和MN1导通，而晶体管MP1和MN0关断。晶体管MNX1关断，而晶体管MNY1导通。

此外，由于输入信号IN可处在逻辑低电平，因此，晶体管MN4处于关断状态，以及晶体管MP4处于导通状态。连接节点NC1的信号电平大致等于参考电压VR2的电压电平。因此控制端耦接于参考电压VR2的晶体管MN2从而处于关断状态。由于输出信号OUTb可处在逻辑高电平，因此，控制端耦接于参考电压VR1的晶体管MP2处于导通状态。连接节点NX的信号电平大致等于输出信号OUTb的信号电平，使晶体管MNX导通。

再者，由于输入信号INb可处在逻辑高电平，因此，晶体管MN5处于导通状态，以及晶体管MP5处于关断状态。连接节点NC2的信号电平大致等于电源电压VSS的电压电平。控制端耦接于参考电压VR2的晶体管MN3从而处于导通状态。连接节点NY的信号电平大致等于电源电压VSS的电压电平，使晶体管MNY关断。另外，由于输出信号OUT可处在逻辑低电平，因此，控制端耦接于参考电压VR1的晶体管MP3处于关断状态。

于时间t0’，输入信号IN的低到高电平转换开始进行。于时间t1’，连接节点NC1的信号电平降低到小于或等于参考电压VR2的电压电平减去晶体管MN2的阈值电压。晶体管MN2可因此导通，以及连接节点NX开始放电。此外，输出信号OUTb的信号电平可开始下降。于时间t2’，输出信号OUT的信号电平可转换到逻辑高电平。

值得注意的是，当驱动节点ND1是通过晶体管MP2、MN2与MN4放电时，驱动节点ND1却可能会通过处于导通状态的晶体管MP0而被充电，造成信号争抢的问题。采用控制端耦接于连接节点NX的晶体管MNX，可加速驱动节点ND1的放电操作，从而缓和信号争抢的问题。

举例来说，于时间t1’与时间t2’之间，由于连接节点NX位于连接节点NC1与驱动节点ND1之间，因此，连接节点NX的信号电平会比输出信号OUTb的信号电平下降得早且快。这样，受控于连接节点NX的信号电平的晶体管MNX可在晶体管MN2导通之后立即被关断，从而切断反相器212的放电路径。当晶体管MNX处于关断状态时，晶体管MP1可迅速地对驱动节点ND2进行充电，从而关断晶体管MP0。当晶体管MP0处于关断状态时，驱动节点ND1可迅速地放电，使晶体管MP1可完全地导通。输出信号OUT可转换到逻辑高电平，例如3.3V。再者，电源电压VSP可通过晶体管MP3对连接节点NY进行充电，从而导通晶体管MNY，以锁住存储于驱动节点ND1与ND2的数据。值得注意的是，由于驱动节点ND1可迅速地放电，因此，可缩小晶体管MP2和MN2的尺寸。

在某些实施例中，当连接节点NY是由高电压模式的电源电压VSP所充电时，晶体管MN3的漏级-源极电压可能会大于输出信号OUT的信号摆幅，造成稳定性的问题。晶体管MP5(亦称为钳位器)可用来对晶体管MN3的源极进行充电，以增加晶体管MN3的使用寿命。相似地，晶体管MNX1(亦称为钳位器)可用来将中继节点NI1维持在参考信号VR1的信号电平，从而增加晶体管MN1的使用寿命。

由于本领域的技术人员在阅读图1至图5的相关段落说明之后，应可了解电平移位器600的操作细节，因此，进一步的说明在此便不再赘述。

图8是根据本申请某些实施例的图1所示的电平移位器100的另一具体实施方式。除了锁存电路810之外，电平移位器800的电路结构相似/相同于图2所示的电平移位器200的电路结构。于此实施例中，锁存电路810可包括图2所示的反相器212和214，其中反相器212和214均耦接于电源电压VSP与参考电压VR1之间。由于本领域的技术人员在阅读图1至图5的相关段落说明之后，应可了解电平移位器800可使用控制电路240以减少施加于驱动级230的电压应力，因此，进一步的说明在此便不再赘述。

通过本申请所公开的电平移位方案，一电平移位器可因应一输入信号的电平转换来导通一电路路径，从而延长所述电平移位器所包括的电路元件的使用寿命。此外，或者是，所述电平移位器可根据一连接节点的信号电平主动地断开一放电路径，从而缓和信号争抢的问题，其中所述连接节点的信号电平可因应所述输入信号的电平转换而迅速地改变。

上文的叙述简要地提出了本申请某些实施例的特征，而使得本领域的技术人员能够更全面地理解本申请的多种态样。本申请本领域的技术人员当可理解，其可轻易地利用本申请内容作为基础，来设计或更动其他工艺与结构，以实现与此处所述的实施方式相同的目的和/或达到相同的优点。本申请本领域的技术人员应当明白，这些均等的实施方式仍属于本申请内容的精神与范围，且其可进行各种变更、替代与更动，而不会悖离本申请内容的精神与范围。